Устройство обработки данных и способ обработки данных

УСТРОЙСТВО ОБРАБОТКИ ДАННЫХ И СПОСОБ ОБРАБОТКИ ДАННЫХ Изобретение относится к устройству обработки данных и к способу обработки данных, которые могут улучшить устойчивость к ошибкам кодовых разрядов кода LDPC, таким как пакетные ошибки и стирание. Если один символ сформирован из двух или более кодовых разрядов кода LPDC(низкой плотности с контролем четности), перемежитель 24 прокрутки столбцов осуществляет процесс перестановки кодовых разрядов кода LDPC так, что множество кодовых разрядов,соответствующих значению 1, включенных в одну произвольную строку матрицы проверки на четность, не включены в один и тот же символ. Настоящее изобретение может применяться,например, к передающему устройству, которое передает код LDPC. Область техники, к которой относится изобретение Данное изобретение относится к устройству обработки данных и к способу обработки данных, в частности к устройству обработки данных и к способу обработки данных, которые могут улучшить, например, устойчивость к пакетным ошибкам или стираниям, например, кода низкой плотности с контролем четности (LDPC). Уровень техники Код LDPC имеет высокую способность исправлять ошибки и в последние годы начал широко применяться в системах передачи, в том числе в спутниковых цифровых вещательных системах, таких как,например, используемая в Европе система DVB-S.2 (см., например, непатентный документ 1). Далее,проводились исследования для приспособления кода LDPC также к наземному цифровому вещанию следующего поколения. Недавнее исследование обнаружило, что кодом LDPC обеспечивается пропускная способность,близкая к пределу Шеннона, по мере увеличения длины кода аналогично турбокоду и т.п. Далее, поскольку код LDPC имеет свойство, что минимальное расстояние увеличивается пропорционально длине кода, его особенность состоит в том, что он имеет превосходную характеристику вероятности блоковой ошибки. Кроме того, его преимущество состоит в том, что так называемое явление потолка ошибок, которое наблюдается в характеристике декодирования турбокода и т.п., происходит редко. Ниже описывается, в частности, такой код LDPC, как описано выше. Следует отметить, что кодLDPC является линейным кодом, и хотя он не обязательно должен быть двумерным кодом, нижеследующее описание дается в предположении, что он представляет собой двумерный код. Код LDPC имеет наиболее значимую характеристику в том, что матрица проверки на четность, которая определяет код LDPC, является разреженной матрицей. Здесь разреженная матрица представляет собой матрицу, в которой число тех элементов, значение которых равно "1", очень мало (матрица, в которой почти все элементы равны "0"). Фиг. 1 показывает пример матрицы Н проверки на четность кода LDPC. В матрице Н проверки на четность по фиг. 1 вес каждого столбца (вес столбца) (число единиц) (вес) равен "3" и вес каждой строки (вес строки) равен "6". При кодировании кодами LDPC (кодирование LDPC), например, порождающая матрица G получается на основе матрицы Н проверки на четность и эта порождающая матрица G перемножается на биты двумерной информации для получения кодового слова (код LDPC). В частности, кодирующее устройство, которое осуществляет кодирование LDPC, сначала вычисляет порождающую матрицу G, которая удовлетворяет выражению GHT = О, вместе с транспонированной матрицей HT из матрицы Н проверки на четность. Здесь, если порождающая матрица G является матрицей размером KN, кодирующее устройство перемножает порождающую матрицу G на битовую строку(вектор и) из К информационных разрядов для получения кодового слова с (= uG) из N битов. Это кодовое слово (код LDPC), выработанное кодирующим устройством, принимается приемной стороной через заранее заданный тракт связи. Декодирование кода LDPC можно осуществлять с помощью алгоритма, предложенного Галлагером в качестве вероятностного декодирования (вероятностное декодирование), т.е. алгоритма пропускания сообщения путем доверительного распространения на так называемом графе Таннера, включающем в себя узел переменной (именуемый также узлом сообщения) и узел проверки. В нижеследующем описании каждый из узла переменной и узла проверки именуется просто узлом. Фиг. 2 иллюстрирует процедуру декодирования кода LDPC. Следует отметить, что в нижеследующем описании реальное числовое значение, где "0" вероятность в значении n-го кодового разряда в коде LDPC (одного кодового слова), принятого приемной стороной, представлена в логарифмическом отношении вероятностей и называется принятым значением u0i. Далее, сообщение, выходящее из узла проверки, представлено как uj, а сообщение, выходящее из узла переменной, представлено как vi. Сначала при декодировании кода LDPC, как видно из фиг. 2, принимается код LDPC, и сообщение(сообщение узла проверки) uj инициализируется на "0", а помимо этого переменная к, которая предполагается целой как цикловая переменная повторяющихся процессов, инициализируется на "0" на этапе S11,после чего обработка переходит к этапу S12. На этапе S12 осуществляется математическая операция,представленная выражением (1) (математическая операция узла переменной) на основе принятого значения u0i, полученного путем приема кода LDPC, для нахождения сообщения (сообщение узла переменной)vi. Далее, осуществляется математическая операция, представленная выражением (2) (математическая операция узла проверки) на основе сообщения vi для определения сообщения uj. Выражение 1: Здесь dv и dc в выражении (1) и выражении (2) являются параметрами, которые могут быть выбраны произвольно и представляют число единиц в вертикальном направлении (столбце) и горизонтальном направлении (строке) матрицы Н проверки на четность. Например, в случае кода (3, 6) имеем dv = 3 иdc = 6. Следует отметить, что в математической операции узла переменной в выражении (1) и математической операции узла проверки в выражении (2) диапазон математической операции составляет от 1 до dv 1 или от 1 до dc - 1, потому что сообщение, введенное от ребра (линия, пересекающая узел переменной и узел проверки), от которого сообщение должно выводиться, не составляет объекта математической операции. Между тем, математическая операция узла проверки в выражении (2) осуществляется путем составления заранее таблицы для функции R(v1, v2), представленной выражением (3), определенным одним выходом по отношению к двум входам v1 и v2, и использования этой таблицы последовательно (рекурсивно), как представлено выражением (4). Выражение 3: Выражение 4: На этапе S12 переменная к получает приращение на "1", и обработка переходит к этапу S13. На этапе S13 принимается решение, превышает ли переменная к заранее заданное число С раз повторного декодирования. Если на этапе S13 принимается решение, что переменная к не выше С, обработка возвращается к этапу S12, и после этого повторяется та же самая обработка. С другой стороны, если на этапе S13 принимается решение, что переменная к выше С, обработка переходит к этапу S14, на котором определяется и выводится сообщение vi как результат декодирования,подлежащий наконец выведению путем осуществления математической операции, представленной выражением (5), благодаря чему процесс декодирования кода LDPC заканчивается. Выражение 5: Здесь математическая операция по выражению (5) осуществляется, в отличие от математической операции узла переменной по выражению (1), с использованием сообщения uj от всех ребер, соединенных с узлом переменной. Фиг. 3 иллюстрирует пример матрицы Н проверки на четность кода LDPC (3, 6) (скорость кодирования 1/2, длина кода 12). В матрице Н проверки на четность по фиг. 3 вес столбца равен 3, а вес строки равен 6 аналогично примеру по фиг. 1. Фиг. 4 показывает граф Таннера для матрицы Н проверки на четность по фиг. 3. Здесь на фиг. 4 узел проверки представлен значком "+", а узел переменной представлен значком"=". Узел проверки и узел переменной соответствуют строке и столбцу матрицы Н проверки на четность,соответственно. Соединение между узлом проверки и узлом четности является ребром и соответствует"1" элемента в матрице проверки на четность. В частности, когда элемент в j-й строке i-го столбца матрицы проверки на четность равен 1, i-й узел переменной (узел "=") сверху и j-й узел проверки (узел "+") сверху соединены ребром. Это ребро представляет то, что кодовый разряд, соответствующий узлу переменной, имеет ограничивающее условие,соответствующее узлу проверки. В алгоритме произведения сумм (алгоритм произведения сумм), который представляет собой способ декодирования для кодов LDPC, математическая операция узла переменной и математическая операция узла проверки осуществляются многократно. Фиг. 5 иллюстрирует математическую операцию узла переменной, осуществляемую по отношению к узлу переменной. По отношению к узлу переменной сообщение vi, соответствующее подлежащему вычислению ребру, определяется математической операцией узла переменной по выражению (1), которое использует сообщения u1 и u2 от остальных ребер, соединяющихся с этим узлом переменной, и принятое значениеu0i. Кроме того, сообщение, соответствующее любому другому ребру, определяется аналогично. Фиг. 6 иллюстрирует математическую операцию узла проверки, осуществляемую в узле проверки. Здесь математическая операция узла проверки по выражению (2) может осуществляться, если переписать выражение (2) в выражение (6) с помощью соотношения в выражении аb = expln(a) + Далее, если х 0, функция(x) = ln(tanh(x/2, тогда, поскольку удовлетворяется выражение -1(х) В узле проверки математическая операция узла проверки по выражению (2) осуществляется в соответствии с выражением (7). В частности, в узле проверки сообщение uj, соответствующее подлежащему вычислению ребру, определяется математической операцией узла проверки по выражению (7) с помощью сообщений v1, v2, v3,v4 и v5 от остальных ребер, соединяющихся с этим узлом проверки. Кроме того, сообщение, соответствующее любому другому ребру, определяется аналогично. Следует отметить, что функция (х) в выражении (7) может быть представлена также в виде (х) =lnех + 1)/(ех - 1, и если х 0, то (х) = ф-1(х). Когда функции (х) и -1(х) воплощены в аппаратном виде, где они иногда воплощаются с помощью просмотровой таблицы (LUT), такие просмотровые таблицы становятся одной и той же просмотровой таблицей. Непатентный документ 1: DVB-S.2: ETSI EN 302 307 V1. 1.2 (2006-06). Раскрытие изобретения Техническая проблема. Хотя известно, что коды LDPC проявляют очень высокую пропускную способность в тракте связи с аддитивным белым гауссовым шумом (AWGN), в последние годы стало ясно, что даже в других трактах связи они имеют более высокую способность исправлять ошибки, чем традиционные сверточные коды или коды соединения из сверточных кодов и кодов Рида-Соломона (RS). Вкратце, если выбран код с хорошей производительностью в тракте связи AWGN, то этот код зачастую имеет лучшую производительность, нежели прочие коды, также и в других трактах связи. В данном случае предложено, чтобы, например, когда коды LDPC применяются к наземному цифровому вещанию, коды LDPC, предусмотренные в стандартах DVB-S.2, и системы модуляции, предписанные в стандартах DVB-T, объединялись и предусматривался перемежитель (перемежитель битов) для перемежения кодовых разрядов кода LDPC между кодированием LDPC и модуляцией для улучшения производительности кодов LDPC в тракте связи AWGN. Однако в тракте связи, подразумеваемом в отношении поверхностных волн, иногда возникают пакетные ошибки или стирание. Например, в системе мультиплексирования с ортогональным частотным разделением каналов (OFDM) в многолучевой среде, в которой отношение полезного и мешающего сигналов (D/U) равно 0 dB (мощность мешающего сигнала = эхо равна мощности полезного сигнала = основной тракт), мощность конкретного символа становится нулевой (стирание) в ответ на задержку эхо(трактов иных, нежели основной тракт). Далее, также при дрожании (тракт связи, в котором добавляется эхо, задержка которого равна нулю и к которому приложена доплеровская частота), когда D/U равно О dB, имеет место случай, в котором мощность всего символа OFDM в конкретный момент времени снижается до нуля (стирание) за счет доплеровской частоты. Традиционно, кроме того, в тракте связи, в котором происходят такие пакетные ошибки или стирание, как описано выше, используется исправляющий ошибки код с высокой производительностью в тракте связи AWGN. При этом, при декодировании кодов LDPC, поскольку математическая операция узла переменной по выражению (1), в котором добавление (принятых значений u0i) кодовых разрядов кода LDPC, как вид-3 024941 но из фиг. 5, осуществляется в столбце матрицы Н проверки на четность, а следовательно, узла переменной соответствующего кодовому разряду кода LDPC, если ошибка происходит в кодовом разряде, используемом для этой математической операции узла переменной, падает точность подлежащего нахождению сообщения. Затем, поскольку при декодировании кода LDPC сообщение, найденное в узле переменной, соединяющемся с узлом проверки, используется для осуществления математической операции узла проверки по выражению (7) в узле проверки, если число узлов проверки, где (кодовые разряды кода LDPC, соответствующие) множество узлов переменной, соединенных с ним, проявляют ошибку (в том числе, стирание), в то же самое время становится большим, качество декодирования ухудшается. Например, если два или более узлов переменной, соединенных с узлом проверки, страдают от стирания в одно и то же время, этот проверочный узел возвращает сообщение о том, что вероятность того,что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу для всех узлов переменной. В данном случае, те узлы проверки, в которые это сообщение о равных вероятностях не вносит вклада в один цикл обработки декодирования (один набор математической операции узла переменной и математической операции узла проверки), и в результате, требуется увеличенное число раз повторения обработки декодирования. Следовательно, качество декодирования ухудшается. Далее, увеличивается потребление мощности в приемном устройстве 12, которое осуществляет декодирование кода LDPC. Соответственно, в настоящее время требуется метод улучшения устойчивости к пакетным ошибкам или стиранию при поддержании качества в тракте связи с AWGN. Здесь предложено, чтобы производительность кодов LDPC в тракте связи AWGN улучшалась за счет обеспечения перемежителя для перемежения кодовых разрядов кода LDPC между кодированиемLDPC и модуляцией, как описано выше, и если этот перемежитель может осуществлять перемежение для понижения вероятности того, что множество узлов переменной (кодовых разрядов кодов LDPC, соответствующих эти узлам), соединенных с узлом проверки, может проявлять ошибку, то качество декодирования можно улучшить. Настоящее изобретение сделано с учетом такой ситуации, как описано выше, и дает возможность улучшить устойчивость к ошибкам кодовых разрядов кода LDPC, таких как пакетные ошибки или стирание. Техническое решение. Устройство обработки данных по первому объекту настоящего изобретения представляет собой устройство обработки данных, которое перемежает данные и включает в себя средство перестановки,чтобы осуществлять, когда кодовые разряды кода LDPC (низкой плотности с контролем четности) передаются как символ или символы, образованные каждый из двух или более его кодовых разрядов, процесс перестановки кодовых разрядов кода LDPC так, что множество кодовых разрядов, соответствующих значению 1, включенных в одну произвольную строку матрицы проверки на четность, не включены в один и тот же символ. Способ обработки данных по первому объекту настоящего изобретения представляет собой способ обработки данных для устройства обработки данных, которое перемежает данные, включающий в себя этап, осуществляемый устройством обработки данных, чтобы осуществлять, когда кодовые разряды кодаLDPC (низкой плотности с контролем четности) передаются как символ или символы, образованные каждый из двух или более его кодовых разрядов, перестановку кодовых разрядов кода LDPC так, что множество кодовых разрядов, соответствующих значению 1, включенных в одну произвольную строку матрицы проверки на четность, не включены в один и тот же символ. В таком первом объекте, как описано выше, когда код LDPC (низкой плотности с контролем четности) передается как символ или символы, образованные каждый из двух или более его кодовых разрядов,устройство обработки данных осуществляет перестановку кодовых разрядов кода LDPC так, что множество кодовых разрядов, соответствующих значению 1, включенных в одну произвольную строку матрицы проверки на четность, не включены в один и тот же символ. Устройство обработки данных по второму объекту настоящего изобретения представляет собой устройство обработки данных, которое принимает переданный к нему код LDPC (низкой плотности с контролем четности) в перемеженном виде как символ или символы, образованные каждый из двух или более кодовых разрядов, и включает в себя средство обратной перестановки, чтобы осуществлять, для кода LDPC, полученного при осуществлении процесса перестановки кодовых разрядов кода LDPC так,что множество кодовых разрядов кода LDPC, которые соответствуют значению 1, включенных в одну произвольную строку матрицы проверки на четность, не включены в один и тот же символ, процесс обратной перестановки, который является обратной перестановкой, соответствующей процессу перестановки, и средство декодирования LDPC, чтобы осуществлять декодирование LDPC кода LDPC, для которого осуществляется процесс обратной перестановки. Способ обработки данных по второму объекту настоящего изобретения представляет собой способ обработки данных для устройства обработки данных, которое принимает переданный к нему код LDPC(низкой плотности с контролем четности) в перемеженном виде как символ или символы, образованные каждый из двух или более кодовых разрядов, и включает в себя этап, осуществляемый устройством обработки данных, чтобы осуществлять, для кода LDPC, полученного при осуществлении процесса перестановки кодовых разрядов кода LDPC так, что множество кодовых разрядов кода LDPC, которые соответствуют значению 1, включенных в одну произвольную строку матрицы проверки на четность, не включены в один и тот же символ, процесс обратной перестановки, который является обратной перестановкой, соответствующей процессу перестановки, и этап, осуществляемый устройством обработки данных, чтобы осуществлять декодирование LDPC кода LDPC, для которого осуществляется процесс обратной перестановки. В таком втором объекте, как описано выше, для кода LDPC, полученного за счет осуществления процесса перестановки, осуществляется процесс обратной перестановки, который является обратной перестановкой, соответствующей описанной выше перестановке, и декодирование LDPC кода LDPC, для которого осуществляется процесс обратной перестановки. Устройство обработки данных по третьему объекту настоящего изобретения представляет собой устройство обработки данных, которое перемежает данные и включает в себя средство перестановки,чтобы осуществлять, когда код LDPC (низкой плотности с контролем четности), в котором информационная матрица является той частью его матрицы проверки на четность, которая соответствует информационным битам кода LDPC и имеет циклическую структуру, передается как символ или символы, образованные каждый из двух или более кодовых разрядов, тогда как символ формируется из кодовых разрядов кода LDPC, которые записываются в направлении столбца в средстве хранения для хранения кодовых разрядов кода LDPC в направлении строки и в направлении столбца и считываются в направлении строки из средства хранения, перемежение прокрутки столбцов по изменению начальной позиции записи, когда кодовые разряды кода LDPC подлежат записи в направлении столбца в средстве хранения, для каждого столбца в средстве хранения в качестве процесса перестановки для перестановки кодовых разрядов кода LDPC. Способ обработки данных по третьему объекту настоящего изобретения представляет собой способ обработки данных для устройства обработки данных, которое перемежает данные, включающий в себя этап, осуществляемый устройством обработки данных, чтобы осуществлять, когда код LDPC (низкой плотности с контролем четности), в котором информационная матрица, являющаяся той частью его матрицы проверки на четность, которая соответствует информационным битам кода LDPC, и имеющая циклическую структуру, передается как символ или символы, образованные каждый из двух или более кодовых разрядов, тогда как символ формируется из кодовых разрядов кода LDPC, которые записываются в направлении столбца в средстве хранения для хранения кодовых разрядов кода LDPC в направлении строки и в направлении столбца и считываются в направлении строки из средства хранения, перемежение прокрутки столбцов по изменению начальной позиции записи, когда кодовые разряды кода LDPC подлежат записи в направлении столбца в средстве хранения, для каждого столбца в средстве хранения в качестве процесса перестановки для перестановки кодовых разрядов кода LDPC. В таком третьем объекте, как описано выше, перемежение прокрутки столбцов по изменению начальной позиции записи, когда кодовые разряды кода LDPC подлежат записи в направлении столбца в средстве хранения, для каждого столбца в средстве хранения осуществляется в качестве процесса перестановки для перестановки кодовых разрядов кода LDPC. Устройство обработки данных по четвертому объекту настоящего изобретения представляет собой устройство обработки данных, которое принимает переданный к нему код LDPC (низкой плотности с контролем четности) в перемеженном виде как символ или символы, образованные каждый из двух или более кодовых разрядов, и включает в себя средство обратной перестановки, чтобы осуществлять, когда код LDPC является кодом LDPC, в котором информационная матрица, являющаяся той частью его матрицы проверки на четность, которая соответствует информационным битам кода LDPC в матрице проверки на четность этого кода LDPC, имеет циклическую структуру, а символ формируется из кодовых разрядов кода LDPC, которые записываются в направлении столбца в средстве хранения для хранения кодовых разрядов кода LDPC в направлении строки и в направлении столбца и считываются в направлении строки из средства хранения, для кода LDPC, полученного путем осуществления перемежения прокрутки столбцов по изменению начальной позиции записи, когда кодовые разряды кода LDPC подлежат записи в направлении столбца в средстве хранения, для каждого столбца в средстве хранения в качестве процесса перестановки для перестановки кодовых разрядов кода LDPC, процесс обратной перестановки,который является обратной перестановкой, соответствующей процессу перестановки, и средство декодирования LDPC, чтобы осуществлять декодирование LDPC кода LDPC, для которого осуществляется процесс обратной перестановки. Способ обработки данных по четвертому объекту настоящего изобретения представляет собой способ обработки данных для устройства обработки данных, которое принимает переданный к нему кодLDPC (низкой плотности с контролем четности) в перемеженном виде как символ или символы, образованные каждый из двух или более кодовых разрядов, включающий в себя этап, осуществляемый устройством обработки данных, чтобы осуществлять, когда код LDPC является кодом LDPC, в котором информационная матрица, являющаяся той частью его матрицы проверки на четность, которая соответствует информационным битам кода LDPC в матрице проверки на четность этого кода LDPC, имеет циклическую структуру, а символ формируется из кодовых разрядов кода LDPC, которые записываются в направлении столбца в средстве хранения для хранения кодовых разрядов кода LDPC в направлении строки и в направлении столбца и считываются в направлении строки из средства хранения, для кода LDPC,полученного путем осуществления перемежения прокрутки столбцов по изменению начальной позиции записи, когда кодовые разряды кода LDPC подлежат записи в направлении столбца в средстве хранения,для каждого столбца в средстве хранения в качестве процесса перестановки для перестановки кодовых разрядов кода LDPC, процесс обратной перестановки, который является обратной перестановкой, соответствующей процессу перестановки, и этап, осуществляемый устройством обработки данных, чтобы осуществлять декодирование LDPC кода LDPC, для которого осуществляется процесс обратной перестановки. В таком четвертом объекте, как описано выше, процесс обратной перестановки, который является обратной перестановкой, соответствующей процессу перестановки, осуществляется для кода LDPC, полученного путем осуществления перемежения прокрутки столбцов в качестве процесса перестановки, и осуществляется декодирование LDPC кода LDPC, для которого осуществляется процесс обратной перестановки. Следует отметить, что устройство обработки данных может быть независимым устройством, либо может быть внутренним блоком, который образует одно устройство. Благоприятные эффекты С первым-четвертым объектами по настоящему изобретению может быть улучшена устойчивость к ошибкам кодовых разрядов кода LDPC. Краткое описание чертежей Фиг. 1 представляет собой вид, иллюстрирующий матрицу Н проверки на четность кода LDPC. Фиг. 2 является блок-схемой алгоритма, иллюстрирующей процедуру декодирования кода LDPC. Фиг. 3 представляет собой вид, иллюстрирующий пример матрицы проверки на четность кодаLDPC. Фиг. 4 представляет собой вид, показывающий граф Таннера для матрицы проверки на четность. Фиг. 5 представляет собой вид, показывающий узел переменной. Фиг. 6 представляет собой вид, показывающий узел проверки Фиг. 7 представляет собой вид, показывающий пример выполнения варианта осуществления системы передачи, в которой применено настоящее изобретение. Фиг. 8 является блок-схемой, показывающей пример выполнения передающего устройства 11. Фиг. 9 представляет собой вид, иллюстрирующий матрицу проверки на четность. Фиг. 10 представляет собой вид, иллюстрирующий матрицу четности. Фиг. 11 представляет собой вид, иллюстрирующий матрицу проверки на четность кода LDPC и веса столбцов, предписанные стандартом DVB-S.2. Фиг. 12 представляет собой вид, иллюстрирующий размещение сигнальных точек 16QAM. Фиг. 13 представляет собой вид, иллюстрирующий размещение сигнальных точек 64QAM. Фиг. 14 представляет собой вид, иллюстрирующий размещение сигнальных точек 64QAM. Фиг. 15 представляет собой вид, иллюстрирующий размещение сигнальных точек 64QAM. Фиг. 16 представляет собой вид, иллюстрирующий обработку в демультиплексоре 25. Фиг. 17 представляет собой вид, иллюстрирующий обработку в демультиплексоре 25. Фиг. 18 представляет собой вид, показывающий граф Таннера, касающийся декодирования кодаLDPC. Фиг. 19 представляет собой вид, показывающий матрицу Нт четности, имеющую лестничную структуру, и граф Таннера, соответствующий этой матрице Нт четности. Фиг. 20 представляет собой вид, показывающий матрицу Нт четности для матрицы Н проверки на четность, соответствующей коду LDPC, после перемежения по четности. Фиг. 21 представляет собой вид, иллюстрирующий преобразованную матрицу проверки на четность. Фиг. 22 представляет собой вид, иллюстрирующий обработку в перемежителе 24 прокрутки столбцов. Фиг. 23 представляет собой вид, иллюстрирующий число столбцов в памяти 31, необходимых для перемежения прокрутки столбцов, и адреса записи начальных позиций. Фиг. 24 представляет собой вид, иллюстрирующий число столбцов в памяти 31, необходимых для перемежения прокрутки столбцов, и адреса записи начальных позиций. Фиг. 25 является блок-схемой алгоритма, иллюстрирующей процесс передачи. Фиг. 26 представляет собой вид, показывающий модель факта связи, принятую при моделировании. Фиг. 27 представляет собой вид, иллюстрирующий соотношение между частотой появления ошибок, полученной моделированием, и доплеровской частотой fd дрожания. Фиг. 28 представляет собой вид, иллюстрирующий соотношение между частотой появления ошибок, полученной моделированием, и доплеровской частотой fd искажений. Фиг. 29 является блок-схемой, показывающей пример выполнения приемного устройства 12. Фиг. 30 является блок-схемой алгоритма, иллюстрирующей процесс приема. Фиг. 31 представляет собой вид, иллюстрирующий пример матрицы проверки на четность кодаLDPC. Фиг. 32 представляет собой вид, иллюстрирующий матрицу (преобразованную матрицу проверки на четность), полученную применением замены строки и замены столбца к матрице проверки на четность. Фиг. 33 представляет собой вид, иллюстрирующий преобразованную матрицу проверки на четность, поделенную на блоки из 55 битов. Фиг. 34 является блок-схемой, показывающей пример выполнения декодирующего устройства, в котором математическая операция узла осуществляется совместно для Р узлов. Фиг. 35 является блок-схемой, показывающей пример выполнения секции 56 декодирования LDPC. Фиг. 36 является блок-схемой, показывающей пример выполнения варианта осуществления компьютера, к которому применено настоящее изобретение. Фиг. 37 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/3 и длины кода 16.200. Фиг. 38 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64.800. Фиг. 39 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64.800. Фиг. 40 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64.800. Фиг. 41 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/4 и длины кода 16.200. Фиг. 42 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 43 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 44 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 45 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 46 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 4/5 и длины кода 16.200. Фиг. 47 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 48 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 49 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 50 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 51 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 5/6 и длины кода 16.200. Фиг. 52 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 53 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 54 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 55 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 56 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 8/9 и длины кода 16.200. Фиг. 57 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 58 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 59 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 60 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 61 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 62 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 63 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 64 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 65 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64.800. Фиг. 66 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64.800. Фиг. 67 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64.800. Фиг. 68 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64.800. Фиг. 69 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64.800. Фиг. 70 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64.800. Фиг. 71 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64.800. Фиг. 72 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64.800. Фиг. 73 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64.800. Фиг. 74 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64.800. Фиг. 75 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64.800. Фиг. 76 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64.800. Фиг. 77 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/4 и длины кода 16.200. Фиг. 78 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/3 и длины кода 16.200. Фиг. 79 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 2/5 и длины кода 16.200. Фиг. 80 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 1/2 и длины кода 16.200. Фиг. 81 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16.200. Фиг. 82 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16.200. Фиг. 83 представляет собой вид, иллюстрирующий способ нахождения матрицы Н проверки на четность из начальной таблицы матрицы проверки на четность. Фиг. 84 представляет собой вид, иллюстрирующий пример замены кодовых разрядов. Фиг. 85 представляет собой вид, иллюстрирующий другой пример замены кодовых разрядов. Фиг. 86 представляет собой вид, иллюстрирующий дополнительный пример замены кодовых разрядов. Фиг. 87 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 88 представляет собой вид, иллюстрирующий результат моделирования BER. Фиг. 89 представляет собой вид, иллюстрирующий другой результат моделирования BER. Фиг. 90 представляет собой вид, иллюстрирующий дополнительный результат моделирования BER. Фиг. 91 представляет собой вид, иллюстрирующий еще один результат моделирования BER. Фиг. 92 представляет собой вид, иллюстрирующий пример замены кодовых разрядов. Фиг. 93 представляет собой вид, иллюстрирующий другой пример замены кодовых разрядов. Фиг. 94 представляет собой вид, иллюстрирующий дополнительный пример замены кодовых разрядов. Фиг. 95 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 96 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 97 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 98 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 99 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 100 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 101 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 102 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 103 представляет собой вид, иллюстрирующий еще один пример замены кодовых разрядов. Фиг. 104 представляет собой вид, иллюстрирующий обработку в мультиплексоре 54, который составляет деперемежитель 53. Фиг. 105 представляет собой вид, иллюстрирующий обработку в деперемежителе 55 прокрутки столбцов. Фиг. 106 является блок-схемой, показывающей другой пример выполнения приемного устройства 12. Фиг. 107 является блок-схемой, показывающей первый пример выполнения приемной системы, которая может быть применена в приемном устройстве 12. Фиг. 108 является блок-схемой, показывающей второй пример выполнения приемной системы, которая может быть применена в приемном устройстве 12. Фиг. 109 является блок-схемой, показывающей третий пример выполнения приемной системы, которая может быть применена в приемном устройстве 12. Пояснение ссылочных символов 11 - передающее устройство; 12 - приемное устройство; 21 - секция кодирования LDPC; 22 - битовый перемежитель; 23 - перемежитель четности; 24 - перемежитель прокрутки столбцов; 25 - демультиплексор; 26 - секция отображения; 27 - секция ортогональной модуляции; 31 - память; 32 - секция замены; 51 - секция ортогональной демодуляции; 52 - секция обратного отображения; 53 - деперемежитель; 54 - мультиплексор; 55 - деперемежитель прокрутки столбцов; 56 - секция декодирования LDPC; 300 - запоминающее устройство данных ребер; 301 - селектор; 302 - секция вычисления узла проверки; 303 - цепь циклического сдвига; 304 - запоминающее устройство данных ребер; 305 - селектор; 306 - память принятых данных; 307 - секция вычисления узла переменной; 308 - цепь циклического сдвига; 309 - секция вычисления декодированного слова; 310 - секция перестановки принятых данных; 311 - секция реорганизации декодированных данных; 401 - шина; 402 - ЦП; 403 - ПЗУ; 404 - ОЗУ; 405 - жесткий диск; 406 - секция вывода; 407 - секция ввода; 408 - секция связи; 409 - привод; 410 - интерфейс ввода-вывода; 411 - съемный записывающий носитель; 1001 -секция обратной замены; 1002 - память; 1011 - деперемежитель по четности; 1021 - секция декодирования LDPC; 1101 - секция получения; 1102 - секция обработки декодирования линии передачи; 1103 - секция обработки декодирования информационного источника; 1111 - секция выведения; 1121 - секция записи. Предпочтительный вариант осуществления изобретения Фиг. 7 показывает пример конфигурации варианта осуществления системы передачи, к которой применено настоящее изобретение (выражение "система" означает логическую совокупность множества устройств безотносительно к тому, включены ли отдельные составляющие устройства в единый корпус). На фиг. 7 система передачи содержит передающее устройство 11 и приемное устройство 12. Передающее устройство 11 является, например, устройством, которое осуществляет передачу телевизионной вещательной программы и передает объектные данные, которые являются объектом для передачи, такие как данные изображения, звуковые данные и т.д., в качестве телевизионной вещательной программы, например через спутниковый канал или поверхностные волны. Приемное устройство 12 представляет собой, например, тюнер или телевизионный приемник для приема телевизионной вещательной программы и принимает переданные к нему от передающего устройства 11 объектные данные. Фиг. 8 показывает пример выполнения передающего устройства 11 по фиг. 7. На фиг. 8 передающее устройство 11 включает в себя секцию 21 кодирования LDPC, битовый перемежитель 22, секцию 26 отображения и секцию 27 ортогональной модуляции. В секцию 21 кодирования LDPC подаются объектные данные. Секция 21 кодирования LDPC осуществляет кодирование LDPC поданных в нее объектных данных в соответствии с матрицей проверки на четность, в которой матрица четности с частью, соответствующей битам четности кода LDPC, имеет лестничную структуру и выдает код LDPC, в котором объектные данные являются информационными разрядами. В частности, секция 21 кодирования LDPC осуществляет кодирование LDPC объектных данных в код LDPC, предписанные, например, в стандартах DVB-S.2, и выдает код LDPC, полученный как результат этого кодирования LDPC. Здесь код LDPC, предписанный в стандарте DVB-S.2, является нерегулярным повторяющимся накапливаемым (IRA) кодом, и матрица четности в матрице проверки на четность этого кода LDPC имеет лестничную структуру. Матрица четности и лестничная структура описаны здесь ниже. Далее, код IRA описан, например, в статье "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, and R.J. McElience,in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000. Код LDPC, выводимый из секции 21 кодирования LDPC, подается в битовый перемежитель 22. Битовый перемежитель 22 является устройством обработки данных для перемежения данных и включает в себя перемежитель 23 четности, перемежитель 24 прокрутки столбцов и демультиплексор(DEMUX) 25. Перемежитель 23 четности осуществляет перемежение четности для перемежения битов четности кода LDPC из секции 21 кодирования LDPC в позиции других битов четности и подает этот код LDPC после перемежения четности в перемежитель 24 прокрутки столбцов. Перемежитель 24 прокрутки столбцов осуществляет перемежение прокрутки столбцов для кодаLDPC из перемежителя 23 четности и подает код LDPC после перемежения прокрутки столбцов в демультиплексор 25. В частности, код LDPC передается после того, как два или более его битов отображаются в сигнальные точки, представляющие один символ ортогональной модуляции секцией 26 отображения, описанной далее. Перемежитель 24 прокрутки столбцов осуществляет, например, такое перемежение прокрутки столбцов, которое описано далее, в качестве процесса перестановки кодовых разрядов кода LDPC из перемежителя 23 четности, так что множество кодовых разрядов кода LDPC, соответствующих значению 1,включенных в одну произвольную строку матрицы проверки на четность, используемой в секции 21 кодирования LDPC, не отображаются в один символ. Демультиплексор 25 осуществляет процесс замены позиций двух или более кодовых разрядов кодаLDPC из перемежителя 24 прокрутки столбцов, которые отображаются в символ для получения кодаLDPC, у которого усилена устойчивость к AWGN, и подает два или более кодовых разрядов код LDPC полученного в секцию 26 отображения. Секция 26 отображения отображает два или более кодовых разрядов кода LDPC из демультиплексора 25 в сигнальные точки, определенные способом модуляции ортогональной модуляции (многозначной модуляции), осуществляемой секцией 27 ортогональной модуляции. В частности, секция 26 отображения отображает код LDPC из демультиплексора 25 в символ (значение символа), представленный сигнальной точкой, определенной системой модуляции, на плоскостиIQ (созвездие IQ), определенной осью I, представляющей синфазную составляющую I, которая находится в фазе с несущей, и осью Q, представляющей квадратурную составляющую Q, которая ортогональна несущему колебанию. Здесь в качестве способа модуляции ортогональной модуляции, осуществляемого секцией 27 ортогональной модуляции, доступны способы модуляции, включающие в себя, например, способ модуляции,определенный стандартами DVB-T, т.е., например, QPSK (квадратурная фазовая манипуляция), 16QAM(квадратурная амплитудная модуляция), 64QAM, 256QAM, 1024QAM, 4096QAM и т.д. Какой способ модуляции следует использовать для ортогональной модуляции, подлежащей осуществлению секцией 27 ортогональной модуляции, устанавливается заранее, например, в соответствии с эксплуатацией передающего устройства 11 оператором. Следует отметить, что секция 27 ортогональной модуляции может осуществлять некоторую иную ортогональную модуляцию, такую, например, как 4 РАМ (импульсная амплитудная модуляция). Символ, полученный секцией 26 отображения, подается в секцию 27 ортогональной модуляции. Секция 27 ортогональной модуляции осуществляет ортогональную модуляцию несущей в соответствии с символом из секции 26 отображения и передает модулированный сигнал, полученный путем ортогональной модуляции. Теперь, фиг. 9 иллюстрирует матрицу Н проверки на четность, используемую при кодированииLDPC секцией 21 кодирования LDPC по фиг. 8. Матрица Н проверки на четность имеет структуру порождающей матрицы низкой плотности(LDGM) и может быть представлена выражением H = [HAHT] из информационной матрицы HA части,соответствующей информационным разрядам, и матрицы HT четности, соответствующей разрядам четности, из числа кодовых разрядов кода LDPC (матрица, в которой элементы информационной матрицыHA являются элементами с левой стороны, а элементы матрицы HT четности являются элементами с правой стороны). Здесь число разрядов информационных битов и число разрядов битов четности из числа кодовых разрядов одного кода LDPC (одного кодового слова) называются длиной К информации и длиной М четности, а число разрядов кодовых разрядов одного кода LDPC называется длиной кода N (= К + М). Длина К информации и длина М четности, связанные с кодом LDPC некоторой длины N кода, зависят от скорости кодирования. При этом, матрица Н проверки на четность является матрицей, у которой количество строк х столбцов составляет МN. Затем, информационная матрица HA является матрицей размером МN, а матрица HT четности является размером матрицей ММ. Фиг. 10 иллюстрирует матрицу HT четности матрицы Н проверки на четность для кода LDPC, предписанного в стандарте DVB-S.2. Матрица HT четности матрицы Н проверки на четность для кода LDPC, предписанного в стандартеDVB-S.2, имеет лестничную структуру, в которой элементы со значением 1 размещены наподобие лестницы, как видно на фиг. 10. Вес строки этой матрицы HT четности равен 1 в отношении первой строки,но равен 2 в отношении всех остальных строк. При этом вес столбца равен 1 в отношении последнего столбца, но равен 2 в отношении всех остальных столбцов. Как описано выше, код LDPC матрицы Н проверки на четность, в которой матрица HT имеет лестничную структуру, может быть получен сразу с помощью матрицы Н проверки на четность. В частности, код LDPC (одно кодовое слово) представлен вектором с строки, а вектор столбца, полученный транспонированием вектора строки, представлен посредством cT. Далее, часть информационных разрядов из вектора с строки, который является кодом LDPC, представлена вектором А строки, а часть разрядов четности представлена вектором Т строки. Здесь, в данном случае, вектор с строки может быть представлен выражением с = [АТ] из вектора А строки в качестве информационных разрядов и вектора Т строки в качестве разрядов четности (вектор строки, в котором элементы вектора А строки являются элементами с левой стороны, а элементы вектора Т строки являются элементами с правой стороны). Для матрицы Н проверки на четность и вектора с = [АТ] строки в качестве кода LDPC необходимо удовлетворять выражению HcT = 0, где матрицы HT четности матрицы H = [HAHT] проверки на четность имеет такую лестничную структуру, как показанная на фиг. 10, вектор Т строки в качестве разрядов четности, который образует вектор с = [АТ] строки, который удовлетворяет выражению HcT = 0, может быть найден последовательно путем установки на нуль одного за другим элементов в строке, начиная с элементов в первой строке вектора HcT столбца в выражении HcT = 0. Фиг. 11 иллюстрирует матрицу Н проверки на четность кода LDPC и веса столбцов, определенных в стандарте DVB-S.2. В частности, часть А по фиг. 11 иллюстрирует матрицу Н проверки на четность для кода LDPC, определенного в стандарте DVB-S.2. В отношении КХ столбцов из первого столбца матрицы Н проверки на четность вес столбца равенX; в отношении следующих К 3 столбцов вес столбца равен 3; в отношении следующих М-1 строк вес столбца равен 2; а в отношении последнего одного столбца вес столбца равен 1. Здесь КХ + К 3 + М-1 + 1 равно длине N кода. В стандарте DVB-S.2 число КХ, К 3 и М столбцов (длина четности), а также вес столбцов предписа- 11024941 ны таким образом, как видно в части В по фиг. 11. В частности, часть В по фиг. 11 иллюстрирует числа КХ, К 3 и М столбцов, а также вес X столбцов,связанные с различными скоростями кодирования кодов LDPC, предписанных в стандарте DVB-S.2. В стандарте DVB-S.2 предписаны коды LDPC длины N кода, равной 64.800 битов и 16.200 битов. И, как видно в части В по фиг. 11, для кода LDPC, длина N кода которого равна 64.800 битов, предписаны 11 скоростей кодирования (номинальных скоростей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, а для кода LDPC, длина N кода которого равна 16.200 битов, предписаны 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9. В отношении кодов LDPC известно, что кодовые разряды, соответствующие столбцу матрицы Н проверки на четность, который имеет более высокий вес столбца, проявляют меньшую частоту появления ошибок. Матрица Н проверки на четность, предписанная в стандарте DVB-S.2 и проиллюстрированная на фиг. 11, имеет такую тенденцию, что столбец ближе к головной стороне (левой стороне) имеет более высокий вес столбца. Соответственно, код LDPC, соответствующий этой матрице Н проверки на четность, имеет такую тенденцию, что кодовый разряд ближе к началу является более высоким по устойчивости к ошибке (имеет более высокую устойчивость к ошибке), а кодовый разряд ближе к хвосту является более низким по устойчивости к ошибке. Фиг. 12 иллюстрирует размещение 16 символов (сигнальных точек, соответствующих 16 символам) на плоскости IQ, когда секцией 27 ортогональной модуляции по фиг. 8 осуществляется 16QAM. В частности, часть А по фиг. 12 иллюстрирует символы 16QAM. В 16QAM один символ представляет 4 бита, и существует 16 (= 24) символов. Затем, эти 16 символов расположены так, что они образуют квадратную форму из 44 символа в направлении IнаправленииQ с центром в начале координат плоскости IQ. Теперь, если 4 бита, представленных одним символом 16QAM, представляются как y0, y1, y2 и у 3 в порядке, начиная с самого значимого бита, тогда, если способом модуляции является 16QAM, то 4 кодовых разряда кода LDPC отображаются в символ из 4 битов у 0-у 3, которые совпадают с 4 битами секцией 26 отображения (фиг. 8). Часть В по фиг. 12 указывает разрядные границы, относящиеся к этим 4 битам y0-y3, представленным символом 16QAM. Здесь разрядная граница, связанная с битом yi (i = 0, 1, 2, 3 на фиг. 12) удовлетворяет границе между символом, бит yi которого равен 0, и другим символом, бит yi которого равен 1. Как видно из части В по фиг. 12, что касается самого значимого бита уо из числа 4 битов y0-y3,представленных символом в 16QAM, только одно местоположение по оси Q на плоскости IQ составляет символьную границу, а что касается второго бита y1 (второй из самого значимого бита), только одно местоположение по оси I на плоскости IQ составляет символьную границу. Далее, что касается третьего бита y2, то каждое из двух местоположений между первым и вторым столбцами и между третьим и четвертым столбцами слева из 44 символов составляет границу. Далее, что касается четвертого бита уз, то каждое из двух местоположений между первой и второй строками и между третьей и четвертой строками из 44 символов составляет границу. Бит y1 представленный символом, менее способен стать ошибочным по мере того, как возрастает число символов, разнесенных от границы, но более способен стать ошибочным по мере того, как возрастает число символов, расположенных ближе к разрядной границе. Если бит, который менее способен стать ошибочным (нечувствителен к ошибке), называется "сильным битом", в бит, который более способен стать ошибочным (менее нечувствителен к ошибке), называется "слабым битом", то относительно 4 битов у 0-у 3, представленных символами в 16QAM, самый значимый бит у 0 и второй бит y1 являются сильными битами, а третий бит у 2 и четвертый бит у 3 являются слабыми битами. Фиг. 13-15 иллюстрируют размещения 64 символов (сигнальных точек, соответствующих 64 символам) на плоскости IQ, когда секцией 27 ортогональной модуляции по фиг. 8 осуществляется 64QAM. В 64QAM один символ представляет 6 битов, и существует 64 (= 26) символов. Далее, эти 64 символа размещены так, что они составляют квадрат из 88 символов в направлении I x направлении Q с центром в начале координат плоскости IQ. Теперь, если предположить, что 6 битов, представленных одним символом в 64QAM, представлены как биты y0, y1, y2, y3, y4 и y5 в порядке, начиная с самого значимого бита, то, когда способом модуляции является 64QAM, 6 кодовых разрядов кода LDPC отображаются в символ из 6 битов y0-y5, соответствующих 6 битам. Здесь фиг. 13 указывает разрядные границы, относящиеся к самому значимому биту у 0 и второму биту y1 из 6 битов y0-y5, представленных символами в 64QAM; фиг. 14 указывает разрядные границы,относящиеся к третьему биту y2 и четвертому биту уз; а фиг. 15 указывает разрядные границы, относящиеся к пятому биту у 4 и шестому биту у 5. Как видно на фиг. 13, число разрядных границ в отношении каждого из самого значимого бита у 0 и второго бита y1 равно одному. При этом, как видно из фиг. 14, число разрядных границ в отношении каждого из третьего бита у 2 и четвертого бита у 3 равно двум; и как видно из фиг. 15, число разрядных границ в отношении каждого из пятого бита у 4 и шестого бита y5 равно четырем. Соответственно, среди битов y0-y5, представленных символами в 64QAM, самый значимый бит у 0 и второй бит y1 являются самыми сильными битами, а третий бит у 2 и четвертый бит у 3 являются вторыми сильными разрядами. Затем, пятый бит у 4 и шестой бит y5 являются самыми слабыми битами. Из фиг. 12 и далее из фиг. 13-15 можно видеть, что в отношении битов символов ортогональной модуляции имеется такая тенденция, что бит высокого порядка является сильным битом, а бит низкого порядка является слабым битом. Здесь, как описано выше со ссылкой на фиг. 11, код LDPC, выводимый из секции 21 кодированияLDPC (фиг. 8), включает в себя кодовые разряды, которые устойчивы к ошибкам, и кодовые разряды,которые в меньшей степени устойчивы к ошибкам. При этом, как описано выше со ссылкой на фиг. 12-15, биты символов ортогональной модуляции,осуществляемой секцией 27 ортогональной модуляции, включают в себя сильные биты и слабые биты. Соответственно, если кодовому разряду кода LDPC, который имеет низкую устойчивость к ошибке,назначен слабый бит символа ортогональной модуляции, то устойчивость к ошибке в целом падает. Поэтому предложен перемежитель, который перемежает кодовые разряды кода LDPC так, что осуществляется отображение назначенных кодовых разрядов кода LDPC, которые имеют низкую устойчивость к ошибке, сильным битам символа ортогональной модуляции. Демультиплексор 25 по фиг. 8 осуществляет обработку перемежителя. Фиг. 16 представляет собой вид, иллюстрирующий обработку демультиплексора 25 по фиг. 8. В частности, часть А по фиг. 16 показывает пример функционального выполнения демультиплексора 25. Демультиплексор 25 включает в себя память 31 и секцию 32 замены. В память 31 подается код LDPC. Память 31 имеет емкость хранения для хранения mb битов в (горизонтальном) направлении строки и для хранения N/(mb) битов в (вертикальном) направлении столбца. Память 31 записывает подаваемые в нее кодовые разряды кода LDPC в направлении столбца и считывает кодовые разряды в направлении строки, а затем подает считанные кодовые разряды в секцию 32 замены. Здесь m представляет число битов в кодовых разрядах кода LDPC, приходящихся на один символ, ab является заранее заданным положительным целым числом и представляет собой множитель для использования при перемножении m на это целое число. При этом, N (= длина К информации + длина М четности) представляет длину кода для кода LDPC, как описано выше. Часть А на фиг. 16 показывает пример выполнения демультиплексора 25, когда системой модуляции является 64QAM и, соответственно, число m битов в кодовых разрядах кода LDPC на один символ равно 6 битов. Далее, в части А по фиг. 16 множитель m равен 1 и, соответственно, память 31 имеет емкость хранения в N/(61)(61) битов в направлении столбца х направлении строки. Здесь область хранения в памяти 31, которая проходит в направлении столбца и включает в себя один бит в направлении строки, называется далее соответственно столбцом. В части А по фиг. 16 память 31 включает в себя шесть (=61) столбцов. Демультиплексор 25 осуществляет запись кодовых разрядов кода LDPC в направлении вниз с верха столбца, который образует память 31 (в направлении столбца), начиная с левого столбца к столбцу на правой стороне. Затем, если запись кодовых разрядов заканчивается в самом нижнем разряде самого правого столбца, кодовые разряды считываются и выводятся в секцию 32 замены в блоке из 6 битов (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые образуют память 31. Секция 32 замены осуществляет процесс замены по замене позиции кодовых разрядов 6 битов из памяти 31 и выводит 6 битов, полученных заменой, в качестве 6 битов y0, y1, y2, y3, y4 и у 5, представляющих один символ 64QAM. В частности, если 6 кодовых разрядов, считанных в направлении строки из памяти 31, представлены как b0, b1, b2, b3, b4 и b5 в порядке, начиная с самого значащего разряда, то из соотношения веса столбца, описанного выше со ссылкой на фиг. 11, кодовый разряд, расположенный в направлении бита bo, является кодовым разрядом с высокой устойчивостью к ошибке, тогда как кодовый разряд в направлении бита b5 является кодовым разрядом с низкой устойчивостью к ошибке. Секция 32 замены осуществляет процесс замены по замене позиции 6 кодовых разрядов b0-b5 из памяти 31, так что кодовый разряд, который имеет низкую устойчивость к ошибке среди этих 6 кодовых разрядов b0-b5 из памяти 31, может быть назначен биту, который имеет высокую устойчивость среди битов y0-y5, представляющих один символ 64QAM. Здесь для способа замены по замене 6 кодовых разрядов b0-b5 из памяти 31 так, чтобы им были назначены 6 битов y0-y5, представляющих один символ 64QAM, предложены различные системы. Часть В на фиг. 16 иллюстрирует первый способ замены; часть С на фиг. 16 иллюстрирует второй способ замены; а часть D на фиг. 16 иллюстрирует третий способ замены. В частях с В по фиг. 16 до D по фиг. 16 (аналогично также на фиг. 17, описанной далее), линейный сегмент, соединяющий между собой биты bi и yj, означает, что кодовый разряд bi назначен биту yj символа (заменен в позицию бита yj). В качестве первого способа замены предложено принять один из трех видов способов замены в части В по фиг. 16, а в качестве второго способа замены предложено принять один из двух видов способов замены в части С по фиг. 16. В качестве третьего способа замены предложено выбрать и использовать шесть видов способов замены в части D по фиг. 16. Фиг. 17 иллюстрирует пример выполнения демультиплексора 25 в случае, когда способом модуляции является 64QAM (соответственно, число m битов в кодовых разрядах кода LDPC, отображенных в один символ, равно 6 аналогично тому, как это имеет место на фиг. 16), а множитель b равен 2, а также иллюстрирует четвертый способ замены. Когда множитель b равен 2, память 31 имеет емкость хранения N/(62)(62) в направлении столбцанаправлении строки и включает в себя 12 (=62) столбцов. Часть А на фиг. 17 иллюстрирует порядок записи кода LDPC в память 31. Демультиплексор 25 осуществляет запись кодовых разрядов кода LDPC в направлении вниз от верха столбца, который образует память 31 (в направлении столбца), начиная с левого столбца к столбцу на правой стороне, как описано здесь выше со ссылкой на фиг. 15. Затем, если запись кодовых разрядов заканчивается в самом нижнем разряде самого правого столбца, кодовые разряды считываются и выводятся в секцию 32 замены в блоке из 12 битов (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые образуют память 31. Секция 32 замены осуществляет процесс замены по замене позиции кодовых разрядов 12 битов из памяти 31 в соответствии с четвертым способом замены и выводит 12 битов, полученных заменой, в качестве 12 битов, представляющих два символа (b символов) 64QAM, в частности в качестве 6 битов у 0,у 1, у 2, y3, y4 и y5, представляющих один символ 64QAM, и 6 битов у 0, у 1, у 2, у 3, у 4 и y5, представляющих следующий один символ. Здесь часть В на фиг. 17 иллюстрирует четвертый способ замены для процесса замены секцией 32 замены в части А по фиг. 17. Следует отметить, что какой способ замены является оптимальным, т.е. какой способ замены обеспечивает улучшенную частоту появления ошибок в тракте связи AWGN, различается в зависимости от скорости кодирования кода LDPC, и т.д. Теперь со ссылкой на фиг. 18-20 описывается перемежение четности перемежителем 23 четности по фиг. 8. Фиг. 18 показывает граф (часть графа) Таннера для матрицы проверки на четность кода LDPC. Если множество узлов переменной (кодовых разрядов, соответствующих им), соединенных с узлом проверки, такие как два узла переменной, страдают от ошибки, такой как стирание, в одно и то же время,как показано на фиг. 18, то узел проверки возвращает сообщение равной вероятности, представляющее,что вероятность того, что значение может быть 0, и вероятность того, что значение может быть 1, равны друг другу для всех узлов переменной, соединенных с этим узлом проверки. Поэтому если множество узлов переменной, соединенных с одним и тем же узлом проверки, поместить в состояние стирания или т.п. в одно и то же время, качество декодирования ухудшается. В данном случае, код LDPC, выводимый из секции 21 кодирования LDPC по фиг. 8 и предписанный в стандарте DVB-S.2, является нерегулярным повторяющимся накапливаемым (IRA) кодом, и матрицаHT четности в матрице Н проверки на четность имеет лестничную структуру, как показано на фиг. 10. Фиг. 19 иллюстрирует матрицу HT четности с лестничной структурой и граф Таннера, соответствующий этой матрице HT четности. В частности, часть А по фиг. 19 иллюстрирует матрицу HT четности с лестничной структурой, а часть В по фиг. 19 показывает граф Таннера, соответствующий матрице HT четности из части А по фиг. 19. Когда матрица HT четности имеет лестничную структуру, в графе Таннера этой матрицы HT четности те узлы переменной кода LDPC, которые соответствуют столбцу элемента в матрице HT четности,имеющему значение 1 и сообщение которого находится с помощью смежных кодовых разрядов (битов четности), соединены с одним и тем же узлом проверки. Соответственно, если описанные выше смежные биты четности помещены в ошибочное состояние за счет пакетных ошибок, стирания или т.п., то, поскольку узел проверки соединен со множеством узлов переменной, соответствующих множеству битов четности, которые стали ошибочными (узлы переменной, сообщения которых подлежат нахождению с помощью битов четности), возвращает сообщение равной вероятности, извещающее о том, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, могут быть равны друг другу, в узлы переменной, соеди- 14024941 ненные с этим узлом проверки, качество декодирования ухудшается. Тогда, если длина пакета (число битов, которые стали ошибочными из-за пакетной ошибки) велика, качество декодирования ухудшается еще более. Поэтому, чтобы предотвратить ухудшение качества описанного выше декодирования, перемежитель 23 четности (фиг. 8) осуществляет перемежение для перемежения битов четности кода LDPC из секции 21 кодирования LDPC в позиции других битов четности. Фиг. 20 иллюстрирует матрицу HT четности в матрице Н проверки на четность, соответствующей коду LDPC, после перемежения четности, осуществленной перемежителем 23 четности по фиг. 8. Здесь информационная матрицы HA в матрице Н проверки на четность, соответствующей кодуLDPC, предписанному в стандарте DVB-S.2 и выводимому из секции 21 кодирования LDPC, имеет циклическую структуру. Эта циклическая структура означает структуру, в которой некоторый столбец совпадает с другим столбцом в циклически сдвинутом состоянии и включает в себя, например, структуру, в которой для каждых Р столбцов позиции значения 1 в строках этих Р столбцов совпадают с позициями, в которых первый из Р столбцов циклически сдвинут в направлении столбца на значение, которое увеличивается пропорционально значению q, полученному делением длины М четности. В дальнейшем, число Р столбцов в циклической структуре называется здесь соответственно блочным числом столбцов циклической структуры. В качестве кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из секции 21 кодирования LDPC, доступны два кода LDPC, включающие в себя коды с длиной N кода, равной 64.800 и 16.200 битов, как описано здесь выше со ссылкой на фиг. 11. Теперь, если из двух разных кодов LDPC, длина N кода которых равна 64.800 и 16.200 битов, обратить внимание на код LDPC, длина N кода которого равна 64.800 битов, то доступны одиннадцать различных скоростей кодирования этого кода LDPC, длина N кода которого составляет 64.800 битов, как описано выше со ссылкой на фиг. 11. В отношении кодов LDPC, длина N кода которых равна 64.800 битов и которые имеют одиннадцать различных скоростей кодирования, в стандарте DVB-S.2 предписано, что число Р столбцов циклической структуры должно быть 360, что является одним из делителей длины М четности, помимо 1 и М. Далее, в отношении кодов LDPC, длина N кода которых равна 64.800 битов и которые имеют одиннадцать различных скоростей кодирования, длина М четности имеет значение иное, нежели простые числа, и представляется выражением M = qp = q360, использующее значение q, которое различно в зависимости от скорости кодирования. Соответственно, значение q также является одним из делителей длины М четности, помимо 1 и М,аналогично числу Р столбцов циклической структуры и получается делением длины М четности на число Р столбцов циклической структуры (произведение Р и q, которые являются делителями длины М четности, представляет собой длину М четности). Когда информационная длина представлена числом К, а целое число больше 0, но меньше Р представлено числом х, а целое число больше 0, но меньше q представлено числом у, перемежитель 23 четности перемежает в качестве перемежения четности (K+qx+y+l)-й кодовый разряд из числа битов четности,которые составляют от (K+1)-го до (K+М)-го битов кода LDPC из секции 21 кодирования LDPC, в позицию (K+Ру+х+1)-го кодового разряда. Согласно такому перемежению четности, поскольку узлы переменной (биты четности, соответствующие этим узлам переменной), соединенные с одним и тем же узлом проверки, разнесены на расстояние, соответствующее числу Р столбцов циклической структуры - здесь на 360 битов, - то, когда длина пакетной ошибки меньше 360 битов, можно предотвратить такую ситуацию, что множество узлов переменной, соединенных с одним и тем же узлом проверки, получаются ошибочными в одно и то же время. В результате, устойчивость к пакетной ошибке можно улучшить. Следует отметить, что код LDPC после перемежения четности, при котором (K+qx+y+l)-й кодовый разряд перемежается в позицию (K+Ру+х+1)-го кодового разряда, совпадает с кодом LDPC матрицы проверки на четность (называемой здесь также преобразованной матрицей проверки на четность), полученным заменой столбца при замене (K+qx+y+l)-го столбца исходной матрицы Н проверки на четность на (K+Ру+х+1)-й столбец. Далее, в матрице четности преобразованной матрицы проверки на четность, как видно из фиг. 20,появляется псевдоциклическая структура, у которой блок составляет Р столбцов (на фиг. 20 это 360 столбцов). Здесь псевдоциклическая структура означает структуру, которая имеет участок с циклической структурой за исключением ее части. В столбце преобразованной матрицы проверки на четность, полученном применением замены столбца, соответствующей перемежению четности в матрице проверки на четность кода LDPC, предписанного в стандарте DVB-S.2, участок из 360 строк 360 столбцов (описанная ниже сдвинутая матрица) в правом верхнем участке короче на один элемент со значением 1 (который имеет значение 0). Поэтому преобразованная матрица проверки на четность не имеет (полной) цикличе- 15024941 ской структуры, но имеет псевдоциклическую структуру. Следует отметить, что преобразованная матрица проверки на четность по фиг. 20 представляет собой матрицу, в которой также замена строк для конфигурирования преобразованной матрицы проверки на четность из описанной выше сконфигурированной матрицы применена к исходной матрице H проверки на четность в дополнение к замене столбцов, которая соответствует перемежению четности. Теперь, со ссылкой на фиг. 21-24 описывается перемежение прокрутки столбцов перемежителем 24 прокрутки столбцов по фиг. 8. В передающем устройстве 11 по фиг. 8 два или более кодовых разрядов кода LDPC передаются в качестве одного символа, как предписано выше, чтобы улучшить эффективность использования частот. В частности, например когда 2 бита из кодовых разрядов используются для образования одного символа,то в качестве способа модуляции используется, например, QPSK, но когда 4 бита из кодовых разрядов используются для образования одного символа, то в качестве способа модуляции используется, например, 16QAM. Когда при этом два или более кодовых разрядов передаются в качестве одного символа, то, если в некотором символе происходит стирание или т.п., все из кодовых разрядов этого символа становятся ошибочными (стертыми). Соответственно, чтобы снизить вероятность того, что множество узлов переменной (кодовых разрядов, соответствующих этим узлам переменной), соединенных с одним и тем же узлом проверки, могут пострадать от стирания в одно и то же время, для улучшения качества при декодировании необходимо избегать того, чтобы узлы переменной, соответствующие кодовым разрядам одного символа соединялись с одним и тем же узлом проверки. При этом, в матрице Н проверки на четность кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из секции 21 кодирования LDPC, информационная матрица HA имеет циклическую структуру,а матрица HT имеет лестничную структуру, как описано выше. Тогда, в преобразованной матрице проверки на четность, которая является матрицей проверки на четность кода LDPC после перемежения четности, циклическая структура (точнее, псевдоциклическая структура, как описано выше) появляется также в матрице четности, как описано на фиг. 20. Фиг. 21 показывает преобразованную матрицу проверки на четность. В частности, часть А по фиг. 21 иллюстрирует преобразованную матрицу проверки на четность матрицы Н проверки на четность, которая имеет длину N кода, равную 64.800 битов, и скорость (r) кодирования, равную 3/4. Ф части А по фиг. 21 позиция элемента со значением 1 в преобразованной матрице проверки на четность обозначена точкой . В части В по фиг. 21 показан процесс, осуществляемый демультиплексором 25 (фиг. 8) для кодаLDPC преобразованной матрицы проверки на четность из части А по фиг. 21, т.е. код LDPC после перемежения четности. В части В по фиг. 21 кодовые разряды кода LDPC после перемежения четности записываются в направлении столбца в четырех столбцах, которые образуют память 31 демультиплексора 25 при использовании 16QAM в качестве способа модуляции. Кодовые разряды, записанные в направлении столбца в четырех столбцах, которые образуют память 31, считываются в направлении строки в блоке из 4 битов, которые составляют один символ. В этом случае, 4 кодовых разряда В 0, В 1, В 2 и В 3, которые составляют один символ, иногда составляют кодовые разряды, соответствующие 1 и включенные в произвольную строку матрицы проверки на четность после преобразования по части А фиг. 21, и в этом случае узлы переменной, соответствующие кодовым разрядам В 0, В 1, В 2 и В 3, соединены с одним и тем же узлом проверки. Соответственно, когда эти 4 кодовых разряда В 0, В 1, В 2 и В 3 одного символа становятся кодовыми разрядами соответствуют 1 и включены в произвольную строку, если происходит стирание этого символа, то один и тот же узел проверки, к которому присоединены узлы переменной, соответствующие кодовым разрядам В 0, В 1, В 2 и В 3, не может найти соответствующе сообщение. В результате ухудшается качество при декодировании. Кроме того, в отношении скоростей кодирования иных, нежели скорость кодирования 3/4, множество кодовых разрядов, соответствующих множеству узлов переменной, соединенных с одним и тем же узлом проверки, иногда составляют один символ 16QAM аналогично. Поэтому перемежитель 24 прокрутки столбцов осуществляет перемежение прокрутки столбцов, в котором кодовые разряды кода LDPC после перемежения четности из перемежителя 23 четности перемежаются так, что множество кодовых разрядов, соответствующих 1 и включенных в одну произвольную строку преобразованной матрицы проверки на четность, не отображаются в один символ. Фиг. 22 представляет собой вид, иллюстрирующий перемежение прокрутки столбцов. В частности, фиг. 22 иллюстрирует память 31 (фиг. 16 и 17) демультиплексора 25. Память 31 имеет емкость хранения для хранения mb битов в (вертикальном) направлении столбца и хранит N/(mb) битов в (горизонтальном) направлении строки и включает в себя mb столбцов, как описано на фиг. 16. Далее, перемежитель 24 прокрутки столбцов записывает кодовые разряды кода LDPC в направлении столбцов в память 31 и управляет начальной позицией записи, когда кодовые разряды считываются в направлении строки, для осуществления перемежения прокрутки столбцов. В частности, перемежитель 24 прокрутки столбцов соответствующим образом изменяет начальную позицию записи, в которой должна начинаться запись кодовых разрядов для каждого из множества столбцов, так что множество кодовых разрядов, считанных в направлении строки и использованных для получения одного символа, могут не стать кодовыми разрядами, соответствующими 1 и включенными в одну произвольную строку преобразованной матрицы проверки на четность (переставляет кодовые разряды кода LDPC так, что множество кодовых разрядов, соответствующих 1 и включенных в одну произвольную строку матрицы проверки на четность, могут не включаться в один и тот же символ). Здесь фиг. 22 показывает пример конфигурации памяти 21, когда способом модуляции является 16QAM и, помимо того, описанный выше со ссылкой на фиг. 16 множитель b равен 1. Соответственно,число m битов в кодовых разрядах кода LDPC, подлежащих отображению в один символ, составляет 4 бита, а память 31 образована из четырех (= mb) столбцов. Перемежитель 24 прокрутки столбцов по фиг. 22 (вместо демультиплексора 25, показанного на фиг. 16) осуществляет запись кодовых разрядов кода LDPC в направлении вниз (направление столбца) сверху в четыре столбца, которые образуют память 31, начиная с левого столбца к столбцу на правой стороне. Затем, когда запись кодовых разрядов заканчивается в самом правом столбце, перемежитель 24 прокрутки столбцов считывает кодовые разряды в блоке по 4 бита (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые образуют память 31, и выводит эти кодовые разряды в качестве кода LDPC после перемежения прокрутки столбцов в секцию 32 замены (фиг. 16 и 17) демультиплексора 25. Однако, если адрес головной (самой верхней) позиции каждого столбца представлен 0 и адреса позиций в направлении столбца представлены целыми числами в убывающем порядке, то перемежитель 24 прокрутки столбцов по фиг. 22 устанавливает для самого левого столбца начальную позицию записи в позицию, адрес которой равен 0; устанавливает для второго столбца (слева) начальную позицию записи в позицию, адрес которой равен 2; устанавливает для третьего столбца начальную позицию записи в позицию, адрес которой равен 4; и устанавливает для четвертого столбца начальную позицию записи в позицию, адрес которой равен 7. Следует отметить, что в отношении столбцов, для которых начальная позиция записи является любой иной позицией, нежели позиция, адрес которой равен 0, после того, как кодовые разряды записаны в самую нижнюю позицию, позиция записи возвращается на верх (в позицию, адрес которой равен 0), и осуществляется запись в позицию, непосредственно предшествующую начальной позиции записи. После этого осуществляется запись в следующий (правый) столбец. При осуществлении такого перемежения прокрутки столбцов, как описано выше, может быть предотвращена такая ситуация, что множество кодовых разрядов, соответствующих множеству узлов переменной, соединенных с одним и тем же узлом проверки, составляют один символ 16QAM (включены в один и тот же символ), в отношении кодов LDPC всех скоростей кодирования, длина N кода которых составляет 64.800, как предписано в стандарте DVB-S.2, а в результате можно улучшить качеств при декодировании в тракте связи, который обеспечивает стирание. Фиг. 23 иллюстрирует число столбцов памяти 31, необходимых для перемежения прокрутки столбцов, и адреса начальной позиции записи для каждого способа модуляции в отношении кодов LDPC одиннадцати различных скоростей кодирования с длиной N кода, равной 64.800, как предписано стандартом DVB-S.2. В качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принимается один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принятаQPSK, число m битов одного символа равно 2 бита и множитель b равен 1. В этом случае, согласно фиг. 23 память 31 имеет два столбца для хранения 21 (=mb) битов в направлении строки и хранит 64.800/(21) битов в направлении столбца. Тогда, начальная позиция записи для первого из двух столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, а начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 2. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята QPSK, числоm битов одного символа равно 2 бита и множитель b равен 2. В этом случае, согласно фиг. 23 память 31 имеет четыре столбца для хранения 22 (= mb) битов в направлении строки и хранит 64.800/(22) битов в направлении столбца. Тогда, начальная позиция записи для первого из четырех столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 4, а начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции при- 17024941 нята 16QAM, число m битов одного символа равно 4 бита и множитель b равен 1. В этом случае, согласно фиг. 23 память 31 имеет четыре столбца для хранения 41 (= mb) битов в направлении строки и хранит 64.800/(41) битов в направлении столбца. Тогда, начальная позиция записи для первого из четырех столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 4, а начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 16QAM, числоm битов одного символа равно 4 бита и множитель b равен 2. В этом случае, согласно фиг. 23 память 31 имеет восемь столбцов для хранения 42 (= mb) битов в направлении строки и хранит 64.800/(42) битов в направлении столбца. Тогда, начальная позиция записи для первого из восьми столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 7, а начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 64QAM, число m битов одного символа равно 6 битов и множитель b равен 1. В этом случае, согласно фиг. 23 память 31 имеет шесть столбцов для хранения 61 (= mb) битов в направлении строки и хранит 64.800/(61) битов в направлении столбца. Тогда, начальная позиция записи для первого из шести столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию,адрес которой равен 2, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 9, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 10, а начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 13. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 64QAM, числоm битов одного символа равно 6 битов и множитель b равен 2. В этом случае, согласно фиг. 23 память 31 имеет двенадцать столбцов для хранения 62 (= mb) битов в направлении строки и хранит 64.800/(62) битов в направлении столбца. Тогда, начальная позиция записи для первого из двенадцати столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0,начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 8, а начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 9. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 256QAM, число m битов одного символа равно 8 битов и множитель b равен 1. В этом случае, согласно фиг. 23 память 31 имеет восемь столбцов для хранения 81 (= mb) битов в направлении строки и хранит 64.800/(81) битов в направлении столбца. Тогда, начальная позиция записи для первого из восьми столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию,адрес которой равен 2, начальная позиция записи для четвертого столбца устанавливается в позицию,адрес которой равен 4, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 7, а начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 256QAM, число m битов одного символа равно 8 битов и множитель b равен 2. В этом случае, согласно фиг. 23 память 31 имеет шестнадцать столбцов для хранения 82 (= mb) битов в направлении строки и хранит 64.800/(82) битов в направлении столбца. Тогда, начальная позиция записи для первого из шестнадцати столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 2,начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2,начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 15, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 16, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 20, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 22, начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 22, начальная позиция записи для тринадцатого столбца устанавливается в позицию, адрес которой равен 27, начальная позиция записи для четырнадцатого столбца устанавливается в позицию, адрес которой равен 27, начальная позиция записи для пятнадцатого столбца устанавливается в позицию, адрес которой равен 28, а начальная позиция записи для шестнадцатого столбца устанавливается в позицию, адрес которой равен 32. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 1024QAM, число m битов одного символа равно 10 битов и множитель b равен 1. В этом случае, согласно фиг. 23 память 31 имеет десять столбцов для хранения 101 (= mb) битов в направлении строки и хранит 64.800/(101) битов в направлении столбца. Тогда, начальная позиция записи для первого из десяти столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 6, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 8, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 11, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 13, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 15, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 17, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 18, а начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 20. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 1024QAM,число m битов одного символа равно 10 битов и множитель b равен 2. В этом случае, согласно фиг. 23 память 31 имеет двадцать столбцов для хранения 102 (= mb) битов в направлении строки и хранит 64.800/(102) битов в направлении столбца. Тогда, начальная позиция записи для первого из двадцати столбцов памяти 31 устанавливается в позицию, адрес которой равен 0,начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 6, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 6, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 9, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 13, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 14, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 14, начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 16, начальная позиция записи для тринадцатого столбца устанавливается в позицию, адрес которой равен 21, начальная позиция записи для четырнадцатого столбца устанавливается в позицию, адрес которой равен 21, начальная позиция записи для пятнадцатого столбца устанавливается в позицию, адрес которой равен 23, начальная позиция записи для шестнадцатого столбца устанавливается в позицию, адрес которой равен 25, начальная позиция записи для семнадцатого столбца устанавливается в позицию, адрес которой равен 25, начальная позиция записи для восемнадцатого столбца устанавливается в позицию, адрес которой равен 26, начальная позиция записи для девятнадцатого столбца устанавливается в позицию, адрес которой равен 28,а начальная позиция записи для двадцатого столбца устанавливается в позицию, адрес которой равен 30. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 4096QAM, число m битов одного символа равно 12 битов и множитель b равен 1. В этом случае, согласно фиг. 23 память 31 имеет двенадцать столбцов для хранения 121 (= mb) битов в направлении строки и хранит 64.800/(121) битов в направлении столбца. Тогда, начальная позиция записи для первого из двенадцати столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0,начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 8, а начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 9. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 4096QAM,число m битов одного символа равно 12 битов и множитель b равен 2. В этом случае, согласно фиг. 23 память 31 имеет двадцать четыре столбца для хранения 122(= mb) битов в направлении строки и хранит 64.800/(122) битов в направлении столбца. Тогда, начальная позиция записи для первого из двадцати четырех столбцов памяти 31 устанавливается в позицию,адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 8, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 8, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 8, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 8, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 10,начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 10,начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 10, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 12, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 13,начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 16,начальная позиция записи для тринадцатого столбца устанавливается в позицию, адрес которой равен 17,начальная позиция записи для четырнадцатого столбца устанавливается в позицию, адрес которой равен 19, начальная позиция записи для пятнадцатого столбца устанавливается в позицию, адрес которой равен 21, начальная позиция записи для шестнадцатого столбца устанавливается в позицию, адрес которой равен 22, начальная позиция записи для семнадцатого столбца устанавливается в позицию, адрес которой равен 23, начальная позиция записи для восемнадцатого столбца устанавливается в позицию, адрес которой равен 26, начальная позиция записи для девятнадцатого столбца устанавливается в позицию, адрес которой равен 37, начальная позиция записи для двадцатого столбца устанавливается в позицию, адрес которой равен 39, начальная позиция записи для двадцать первого столбца устанавливается в позицию,адрес которой равен 40, начальная позиция записи для двадцать второго столбца устанавливается в позицию, адрес которой равен 41, начальная позиция записи для двадцать третьего столбца устанавливается в позицию, адрес которой равен 41, а начальная позиция записи для двадцать четвертого столбца устанавливается в позицию, адрес которой равен 41. Фиг. 24 иллюстрирует число столбцов памяти 31, необходимых для перемежения прокрутки столбцов, и адрес начальной позиции записи для каждого способа модуляции в отношении кодов LDPC десяти различных скоростей кодирования с длиной N кода, равной 16.200, как предписано стандартом DVB-S.2. В качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, в кроме того в качестве способа модуляции принята QPSK,число m битов одного символа равно 2 бита и множитель b равен 1. В этом случае, согласно фиг. 24 память 31 имеет два столбца для хранения 21 (= mb) битов в направлении строки и хранит 16.200/(21) битов в направлении столбца. Тогда, начальная позиция записи для первого из двух столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, а начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята QPSK, числоm битов одного символа равно 2 бита и множитель b равен 2. В этом случае, согласно фиг. 24 память 31 имеет четыре столбца для хранения 22 (= mb) битов в направлении строки и хранит 16.200/(22) битов в направлении столбца. Тогда, начальная позиция записи для первого из четырех столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 3, а начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 3. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 16QAM, число m битов одного символа равно 4 бита и множитель b равен 1. В этом случае, согласно фиг. 24 память 31 имеет четыре столбца для хранения 41 (= mb) битов в направлении строки и хранит 16.200/(41) битов в направлении столбца. Тогда, начальная позиция записи для первого из четырех столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 3, а начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 3. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 16QAM, числоm битов одного символа равно 4 бита и множитель b равен 2. В этом случае, согласно фиг. 24 память 31 имеет восемь столбцов для хранения 42 (= mb) битов в направлении строки и хранит 16.200/(42) битов в направлении столбца. Тогда, начальная позиция записи для первого из восьми столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 20, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 20, а начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 21. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 64QAM, число m битов одного символа равно 6 битов и множитель b равен 1. В этом случае, согласно фиг. 24 память 31 имеет шесть столбцов для хранения 61 (= mb) битов в направлении строки и хранит 16.200/(61) битов в направлении столбца. Тогда, начальная позиция записи для первого из шести столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 7, а начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 64QAM, числоm битов одного символа равно 6 битов и множитель b равен 2. В этом случае, согласно фиг. 24 память 31 имеет двенадцать столбцов для хранения 62 (= mb) битов в направлении строки и хранит 16.200/(62) битов в направлении столбца. Тогда, начальная позиция записи для первого из двенадцати столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0,начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 6, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 7, а начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 256QAM, число m битов одного символа равно 8 битов и множитель b равен 1. В этом случае, согласно фиг. 24 память 31 имеет восемь столбцов для хранения 81 (= mb) битов в направлении строки и хранит 16.200/(81) битов в направлении столбца. Тогда, начальная позиция записи для первого из восьми столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 20, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 20, а начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 21. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 1024QAM, число m битов одного символа равно 10 битов и множитель b равен 1. В этом случае, согласно фиг. 24 память 31 имеет десять столбцов для хранения 101 (= mb) битов в направлении строки и хранит 16.200/(101) битов в направлении столбца. Тогда, начальная позиция записи для первого из десяти столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 4, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 5, а начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 1024QAM,число m битов одного символа равно 10 битов и множитель b равен 2. В этом случае, согласно фиг. 24 память 31 имеет двадцать столбцов для хранения 102 (= mb) битов в направлении строки и хранит 16.200/(102) битов в направлении столбца. Тогда, начальная позиция записи для первого из двадцати столбцов памяти 31 устанавливается в позицию, адрес которой равен 0,начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для тринадцатого столбца устанавливается в позицию, адрес которой равен 5, начальная позиция записи для четырнадцатого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для пятнадцатого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для шестнадцатого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для семнадцатого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для восемнадцатого столбца устанавливается в позицию, адрес которой равен 8, начальная позиция записи для девятнадцатого столбца устанавливается в позицию, адрес которой равен 8, а начальная позиция записи для двадцатого столбца устанавливается в позицию, адрес которой равен 10. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят один из первого-третьего способов замены по фиг. 16, а кроме того, в качестве способа модуляции принята 4096QAM, число m битов одного символа равно 12 битов и множитель b равен 1. В этом случае, согласно фиг. 24 память 31 имеет двенадцать столбцов для хранения 121 (= mb) битов в направлении строки и хранит 16.200/(121) битов в направлении столбца. Тогда, начальная позиция записи для первого из двадцати четырех столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 0,начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 2,начальная позиция записи для пятого столбца устанавливается в позицию, адрес которой равен 2, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 2, началь- 22024941 ная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 6, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 7, а начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 7. Далее, когда в качестве способа замены для процесса замены в демультиплексоре 25 (фиг. 8) принят четвертый способ замены по фиг. 17, а кроме того, в качестве способа модуляции принята 4096QAM,число m битов одного символа равно 12 битов и множитель b равен 2. В этом случае, согласно фиг. 24 память 31 имеет двадцать четыре столбца для хранения 122 (= mb) битов в направлении строки и хранит 16.200/(122) битов в направлении столбца. Тогда, начальная позиция записи для первого из двадцати четырех столбцов памяти 31 устанавливается в позицию, адрес которой равен 0, начальная позиция записи для второго столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для третьего столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для четвертого столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для пятого столбца устанавливается в позицию, адрес которойравен 0, начальная позиция записи для шестого столбца устанавливается в позицию, адрес которой равен 0,начальная позиция записи для седьмого столбца устанавливается в позицию, адрес которой равен 0, начальная позиция записи для восьмого столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для девятого столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для десятого столбца устанавливается в позицию, адрес которой равен 1, начальная позиция записи для одиннадцатого столбца устанавливается в позицию, адрес которой равен 2,начальная позиция записи для двенадцатого столбца устанавливается в позицию, адрес которой равен 2,начальная позиция записи для тринадцатого столбца устанавливается в позицию, адрес которой равен 2,начальная позиция записи для четырнадцатого столбца устанавливается в позицию, адрес которой равен 3, начальная позиция записи для пятнадцатого столбца устанавливается в позицию, адрес которой равен 7, начальная позиция записи для шестнадцатого столбца устанавливается в позицию, адрес которой равен 9, начальная позиция записи для семнадцатого столбца устанавливается в позицию, адрес которой равен 9, начальная позиция записи для восемнадцатого столбца устанавливается в позицию, адрес которой равен 9, начальная позиция записи для девятнадцатого столбца устанавливается в позицию, адрес которой равен 10, начальная позиция записи для двадцатого столбца устанавливается в позицию, адрес которой равен 10, начальная позиция записи для двадцать первого столбца устанавливается в позицию,адрес которой равен 10, начальная позиция записи для двадцать второго столбца устанавливается в позицию, адрес которой равен 10, начальная позиция записи для двадцать третьего столбца устанавливается в позицию, адрес которой равен 10, а начальная позиция записи для двадцать четвертого столбца устанавливается в позицию, адрес которой равен 11. Теперь, со ссылкой на блок-схему алгоритма по фиг. 25, описывается процесс передачи, осуществляемый передающим устройством 11 по фиг. 8. Секция 21 кодирования LDPC ожидает, чтобы на нее были поданы объектные данные, и на этапеS101 кодирует эти объектные данные к коды LDPC и подает эти коды LDPC в битовый перемежитель 22. После этого обработка переходит к этапу S102. На этапе S102 битовый перемежитель 22 осуществляет битовое перемежение для кодов LDPC из секции 21 кодирования LDPC и подает коды LDPC после перемежения в секцию 26 отображения. После этого обработка переходит в этапу S103. В частности, на этапе S102 перемежитель 23 четности в битовом перемежителе 22 осуществляет перемежение четности для кодов LDPC из секции 21 кодирования LDPC и подает эти коды LDPC после перемежения четности в перемежитель 24 прокрутки столбцов. Перемежитель 24 прокрутки столбцов осуществляет перемежение прокрутки столбцов для кодовLDPC из перемежителя 23 четности, а затем демультиплексор 25 осуществляет процесс замены для кодаLDPC после перемежения прокрутки столбцов перемежителем 24 прокрутки столбцов. Затем, кодыLDPC после процесса замены подаются из демультиплексора 25 в секцию 26 отображения. На этапе S103 секция 26 отображения отображает m кодовых разрядов кодов LDPC из демультиплексора 25 в символы, представленные сигнальными точками, определяемыми способом модуляции для ортогональной модуляции, осуществляемой секцией 27 ортогональной модуляции, и подает отображенный символ в секцию 27 ортогональной модуляции. Затем обработка переходит к этапу S104. На этапе S104 секция 27 ортогональной модуляции осуществляет ортогональную модуляцию несущей в соответствии с сигнальными точками из секции 26 отображения. Затем обработка переходит к этапу S105, на котором передается модулированный сигнал, полученный в результате ортогональной модуляции, после чего обработка заканчивается. Следует отметить, что процесс передачи по фиг. 25 осуществляется по магистрали неоднократно. За счет осуществления перемежения четности и перемежения прокрутки столбцов, как описано выше, может быть улучшена устойчивость к стиранию или пакетных ошибкам, когда множество кодовых разрядов в кодах LDPC передаются как один символ. Здесь, хотя перемежитель 23 четности, который является блоком для осуществления перемежения четности, и перемежитель 24 прокрутки столбцов, который является блоком для перемежения прокрутки столбцов, на фиг. 8 выполнены отдельно друг от друга для удобства описания, перемежитель 23 четности и перемежитель 24 прокрутки столбцов могут в иных случаях выполняться как единый блок. В частности, как перемежение четности, так и перемежение прокрутки столбцов могут осуществляться путем записи и считывания кодовых разрядов в память и из памяти и могут быть представлены матрицей для преобразования адресов (адресов записи), в которые должна осуществляться запись кодовых разрядов, в адреса (адреса считывания), из которых должно осуществляться считывание кодовых разрядов. Соответственно, если матрица, полученная перемножением матрицы, представляющей перемежение четности, и матрицы, представляющей перемежение прокрутки столбцов, найдена заранее, то, если эта матрица используется для преобразования кодовых разрядов, тогда можно получить результат, в котором осуществляется перемежение четности, а затем коды LDPC после перемежения четности перемежаются с прокруткой столбцов. Далее, в дополнение к перемежителю 23 четности и перемежителю 24 прокрутки столбцов, может быть объединен и демультиплексор 25. В частности, процесс замены, осуществляемый демультиплексором 25, может быть представлен матрицей для преобразования адреса записи в памяти 31 для хранения кода LDPC, в адрес считывания. Соответственно, если матрица, полученная перемножением матрицы, представляющей перемежение четности, другой матрицы, представляющей перемежение прокрутки столбцов, и еще одной матрицы, представляющей процесс замены, найдена заранее, тогда перемежение четности, перемежение прокрутки столбцов и процесс замены могут осуществляться совместно посредством найденной матрицы. Следует отметить, что можно осуществлять только одно из перемежения четности и перемежения прокрутки столбцов. Теперь, со ссылкой на фиг. 26-28, описывается моделирование, осуществленное в отношении передающего устройства 11 по фиг. 8 для измерения частоты появления ошибок (частота появления ошибочных битов). Это моделирование осуществлялось с использованием тракта связи, который имеет дрожания, соотношение полезного и мешающего сигналов D/U которых составляет 0 дБ. Фиг. 26 показывает модель тракта связи, принятую при моделировании. В частности, часть А по фиг. 26 показывает модель дрожания, принятую при моделировании. Вместе с тем, часть В по фиг. 26 показывает модель тракта связи, который имеет дрожание, представленное моделью из части А по фиг. 26. Следует отметить, что в части В по фиг. 26 Н представляет модель дрожания в части А по фиг. 26. Далее, в части В по фиг. 26 N представляет помехи между несущими (ICI), а при моделировании ожидаемая величина E[N2] мощности аппроксимировалась аддитивным белым гауссовым шумом (AWGN). Фиг. 27 и 28 иллюстрируют соотношения между частотой появления ошибок, полученной при моделировании, и доплеровской частотой fd дрожания. Следует отметить, что фиг. 27 иллюстрирует соотношение между частотой появления ошибок и доплеровской частотой fa, когда способом модуляции является 16QAM, а скорость кодирования (r) равна(3/4) и, кроме того, способом замены является первый способ замены. При этом, фиг. 28 иллюстрирует соотношение между частотой появления ошибок и доплеровской частотой fd, когда способом модуляции является 64QAM, а скорость кодирования (r) равна (5/6) и, кроме того, способом замены является первый способ замены. Далее, на фиг. 27 и 28 кривая, нарисованная жирной линией, обозначает соотношение между частотой появления ошибок и доплеровской частотой fd, когда осуществлялись все из перемежения четности,перемежения прокрутки столбцов и процесса замены, а кривая, нарисованная тонкой линией, обозначает соотношение между частотой появления ошибок и доплеровской частотой fd, когда осуществлялся только процесс замены из числа перемежения четности, перемежения прокрутки столбцов и процесса замены. На обеих фиг. 27 и 28 можно увидеть, что частота появления ошибок улучшается (уменьшается),когда осуществляются все из перемежения четности, перемежения прокрутки столбцов и процесса замены, а не когда осуществляется только процесс замены. Фиг. 29 является блок-схемой, показывающей пример конфигурации приемного устройства 12 по фиг. 7. На фиг. 29 приемное устройство 12 представляет собой устройство обработки данных для приема модулированного сигнала от передающего устройства 11 (фиг. 7) и включает в себя секцию 51 ортогональной демодуляции, секцию 52 обратного отображения; деперемежитель 53 и секцию декодирования 56 LDPC. Секция 51 ортогональной демодуляции принимает модулированный сигнал от передающего уст- 24024941 ройства 11 и осуществляет ортогональную демодуляцию, а затем подает символы, полученные в результате ортогональной демодуляции (значения на осях I и Q) в секцию 52 обратного отображения. Секция 52 обратного отображения осуществляет обратное отображение по преобразованию символов из секции 51 ортогональной демодуляции в кодовые разряды кода LDPC и подает эти кодовые разряды в деперемежитель 53. Деперемежитель 53 включает в себя мультиплексор (MUX) 54 и деперемежитель 55 прокрутки столбцов и осуществляет деперемежение символов из битов из секции 52 обратного отображения. В частности, мультиплексор 54 осуществляет процесс обратной замены (обратный процесс процессу замены), соответствующий процессу замены, осуществляемому демультиплексором 25 по фиг. 8, для кодов LDPC из секции 52 обратного отображения, т.е. процесс обратной замены по возвращению позиций кодовых разрядов (битов) кодов LDPC, замененных процессом замены, на исходные позиции. Затем мультиплексор 54 подает код LDPC, полученный в результате процесса обратной замены, в деперемежитель 55 прокрутки столбцов. Деперемежитель 55 прокрутки столбцов осуществляет деперемежение прокрутки столбцов (процесс, обратный перемежению прокрутки столбцов), соответствующее перемежению прокрутки столбцов в качестве процесса перестановки, осуществленного перемежителем 24 прокрутки столбцов по фиг. 8,т.е., например, деперемежение прокрутки столбцов в качестве процесса обратной перестановки по возвращению размещения кодовых разрядов кода LDPC, имеющего размещение, измененное перемежением прокрутки столбцов в качестве процесса перестановки в исходное размещение, для кода LDPC из мультиплексора 54. В частности, деперемежитель 55 прокрутки столбцов осуществляет деперемежение прокрутки столбцов путем записи кодовых разрядов кода LDPC в память и считывание записанных кодовых разрядов из памяти для деперемежения, при этом память выполнена аналогично памяти 31, показанной на фиг. 22, и т.д. Следует отметить, что в деперемежителе 55 прокрутки столбцов запись кодовых разрядов осуществляется в направлении строки памяти для деперемежения с помощью адресов считывания при считывании кодов из памяти 31 в качестве адресов записи. При этом считывание кодовых разрядов осуществляется в направлении столбца памяти для деперемежения с помощью адресов записи при записи кодовых разрядов в память 31 в качестве адресов считывания. Коды LDPC, полученные в результате деперемежения прокрутки столбцов, подаются из деперемежителя 55 прокрутки столбцов в секцию 56 декодирования LDPC. Здесь, хотя код LDPC, поданный из секции 52 обратного отображения в деперемежитель 53 получен перемежением четности, перемежением прокрутки столбцов и процессом замены, осуществленными в таком их порядке, деперемежитель 53 осуществляет только процесс обратной замены, соответствующий процессу замены, и деперемежение прокрутки столбцов, соответствующее перемежению прокрутки столбцов. Соответственно, деперемежение четности, соответствующее перемежению четности (процесс,обратный перемежению четности), т.е. деперемежение четности, возвращающее размещение кодовых разрядов кодов LDPC, размещение которых изменено перемежением четности, в исходное размещение,не осуществляется. Соответственно, код LDPC, для которого процесс обратной замены и деперемежение прокрутки столбцов осуществлены, но деперемежение четности не осуществлено, подается из (деперемежителя 55 прокрутки столбцов) деперемежителя 53 в секцию 56 декодирования LDPC. Секция 56 декодирования LDPC осуществляет декодирование LDPC кода LDPC из деперемежителя 53 с помощью преобразованной матрицы проверки на четность, полученной за счет осуществления, по меньшей мере, замены столбцов, соответствующей перемежению четности для матрицы Н проверки на четность, использованной для кодирования LDPC секцией 21 кодирования LDPC по фиг. 8, и выводит данные, полученные в результате декодирования LDPC в качестве результата декодирования объектных данных. Фиг. 30 представляет собой блок-схему алгоритма, иллюстрирующую процесс приема, осуществляемый приемным устройством 12 по фиг. 29. Секция 51 ортогональной демодуляции принимает модулированный сигнал от передающего устройства 11 на этапе S111. Затем, обработка переходит к этапу S112, на котором секция 51 ортогональной модуляции осуществляет ортогональную демодуляцию модулированного сигнала. Секция 51 ортогональной демодуляции подает сигнальные точки, полученные в результате ортогональной демодуляции, в секцию 52 обратного отображения, после чего обработка переходит от этапа S112 к этапу S113. На этапе S113 секция 52 обратного отображения осуществляет обратное отображение по преобразованию символов из секции 51 ортогональной демодуляции в символы и подает кодовые разряды в деперемежитель 53, после чего обработка переходит к этапу S114. На этапе S114 деперемежитель 53 осуществляет деперемежение кодовых разрядов кода LDPC из секции 52 обратного отображения, после чего обработка переходит к этапу S115. В частности, на этапе S114 мультиплексор 54 в деперемежителе 53 осуществляет процесс обратной замены для кода LDPC из секции 52 обратного отображения и подает код LDPC, полученный в результа- 25024941 те процесса обратной замены в деперемежитель 55 прокрутки столбцов. Деперемежитель 55 прокрутки столбцов осуществляет деперемежение прокрутки столбцов для кодаLDPC из мультиплексора 54 и подает код LDPC, полученный в результате деперемежения прокрутки столбцов, в секцию 56 декодирования LDPC. На этапе S115 секция 56 декодирования LDPC осуществляет декодирование LDPC кода LDPC из деперемежителя 55 прокрутки столбцов с помощью преобразованной матрицы проверки на четность,полученной путем осуществления, по меньшей мере, замены столбцов, соответствующей перемежению четности для матрицы Н проверки на четность, использованной для кодирования LDPC секцией 21 кодирования LDPC по фиг. 8, и выводит данные, полученные декодированием LDPC как результат декодирования объектных данных. После этого обработка заканчивается. Следует отметить, что процесс приема по фиг. 30 осуществляется многократно. Кроме того, на фиг. 29 мультиплексор 54 для осуществления процесса обратной замены и деперемежитель 55 прокрутки столбцов для осуществления деперемежения прокрутки столбцов выполнены отдельно друг от друга для удобства описания, аналогично случаю по фиг. 8. Однако мультиплексор 54 и деперемежитель 55 прокрутки столбцов могут быть выполнены совместно друг с другом. Далее, когда передающее устройство 11 по фиг. 8 не осуществляет перемежение прокрутки столбцов, нет необходимости предусматривать деперемежитель 55 прокрутки столбцов в приемном устройстве 12 по фиг. 29. Теперь декодирование LDPC, осуществляемое секцией 56 декодирования LDPC по фиг. 29 описывается далее. Секция 56 декодирования LDPC по фиг. 29 осуществляет декодирование LDPC кода LDPC, для которого осуществлены процесс обратной замены и деперемежение прокрутки столбцов, но не осуществлено деперемежение четности, из деперемежителя 55 прокрутки столбцов, как описано выше, с помощью преобразованной матрицы проверки на четность, полученной осуществлением, по меньшей мере, замены столбцов, соответствующей перемежению четности для матрицы Н проверки на четность, использованной для кодирования LDPC секцией 21 кодирования LDPC по фиг. 8. Здесь декодирование LDPC, которое может подавлять рабочую частоту в достаточно осуществимом диапазоне при сокращении размеров схем за счет осуществления декодирования LDPC с помощью преобразованной матрицы проверки на четность, предложено раньше (см., например, выложенную заявку на патент Японии 2004343170). Таким образом, ранее предложенное декодирование LDPC, которое использует преобразованную матрицу проверки на четность, описывается сначала со ссылками на фиг. 31-34. Фиг. 31 показывает пример матрицы Н проверки на четность кода LDPC, длина N кода которого равна 90, а скорость кодирования равна 2/3. Следует отметить, что на фиг. 31 ноль представлен точкой (.) (это аналогично применимо к фиг. 32 и 33, описанным далее). В матрице Н проверки на четность по фиг. 31 матрица четности имеет лестничную структуру. Фиг. 32 иллюстрирует матрицу Н' проверки на четность, полученную применение замены строк по выражению (9) и замены столбцов по выражению (9) к матрице Н проверки на четность по фиг. 31. Замена строк: Замена столбцов: Однако в выражениях (8) и (9) s, t, х и у являются целыми числами в пределах 0s5, 0t6, 0x5 и 0y6 соответственно. Согласно замене строк по выражению (8), замена осуществляется таким образом, что 1-я, 7-я, 13-я,19-я и 25-я строки, каждый из номеров которых указывает остаток от деления 1 на 6, заменяются на 1-ю,2-ю, 3-ю, 4-ю и 5-ю строки, а 2-я, 8-я, 14-я, 20-я и 26-я строки, каждый из номеров которых указывает остаток от деления 2 на 6, заменяются на 6-ю, 7-ю, 8-ю, 9-ю и 10-ю строки. С другой стороны, согласно замене столбцов по выражению (9), замена осуществляется для 61-го и последующих столбцов (матрицы четности), так что 61-й, 67-й, 73-й, 79-й и 85-й столбцы, каждый из номеров которых указывает остаток от деления 1 на 6, заменяются на 61-й, 62-й, 63-й, 64-й и 65-й столбцы, а 62-й, 68-й, 74-й, 80-й и 86-й столбцы, каждый из номеров которых указывает остаток от деления 2 на 6, заменяются на 66-й, 67-й, 68-й, 69-й и 70-й столбцы. Матрица, полученная путем осуществления замены строк и столбцов для матрицы Н проверки на четность по фиг. 31, есть матрица Н' проверки на четность по фиг. 32. Здесь, даже если осуществляется замена строк матрицы Н проверки на четность, это не влияет на размещение кодовых разрядов кода LDPC. При этом, замена столбцов по выражению (12) соответствует перемежению четности, когда длина К информации, блоковое число Р столбцов циклической структуры и делитель q (= М/Р) длины М четности (здесь, 30) в перемежении четности при перемежении (K + qx + у + 1)-го кодового разряда в позицию(K + Ру + х)-го кодового разряда устанавливаются, соответственно, на 60, 5 и 6. Если матрица Н' проверки на четность (здесь и далее именуемая, соответственно, как замещенная матрица проверки на четность) по фиг. 32 перемножается на результат ее же замены по выражению (9) для кода LDPC матрицы Н проверки на четность (здесь и далее именуемая, соответственно, как исходная матрица проверки на четность) по фиг. 31, то выводится нулевой вектор. В частности, когда вектор строки, полученный применением замены столбцов по выражению (9) для вектора с строки в качестве кодаLDPC (кодового слова) исходной матрицы Н проверки на четность, представлен через с', поскольку HcT становится нулевым вектором на основе характеристики матрицы проверки на четность, естественно, и Н'с'т становится нулевым вектором. Из вышесказанного следует, что преобразованная матрица Н' проверки на четность по фиг. 32 становится матрицей проверки на четность кода с' LDPC, полученного путем осуществления замены столбцов по выражению (9) для кода с LDPC исходной матрицы Н проверки на четность. Соответственно, путем осуществления замены столбцов по выражению (9) для кода с LDPC исходной матрицы Н проверки на четность, декодирования (декодирования LDPC) кода с' LDPC после замены столбцов с помощью матрицы Н' проверки на четность по фиг. 32, а затем осуществления обратной замены для замены столбцов по выражению (9) для результата декодирования, можно получить результат декодирования, аналогичный тому, который получен, когда код LDPC исходной матрицы Н проверки на четность декодируется с помощью матрицы Н проверки на четность. Фиг. 33 показывает преобразованную матрицу Н' проверки на четность по фиг. 32, в которой предусмотрено пространство между блоками из матриц 55. На фиг. 33 преобразованная матрица Н' проверки на четность представлена комбинацией блоковых матриц из 55 элементов, другой матрицы (именуемой здесь и далее как квазиблоковая матрица), которая соответствует блоковой матрице, у которой элемент или элементы со значением 1 заменены на элемент или элементы со значением О, еще одной матрицы (именуемой здесь и далее соответственно как сдвинутая матрица), которая соответствует блоковой матрице или квазиблоковой матрице после того,как она циклически сдвинута (циклический сдвиг), еще одной матрицы (именуемой здесь и далее соответственно как суммарная матрица) из двух или более блоковых матриц, квазиблоковых матриц и сдвинутой матрицы, и нулевой матрицы из 55 элементов. Можно считать, что преобразованная матрица Н' проверки на четность по фиг. 33 составлена из блоковой матрицы, квазиблоковой матрицы, сдвинутой матрицы, суммарной матрицы и нулевой матрицы из 55 элементов. Для этого, матрицы из 55 элементов, которые составляют преобразованную матрицу Н' проверки на четность, именуются здесь и далее как компонентные матрицы. Для декодирования кода LDPC, представленного матрицей проверки на четность, представленной матрицей из РР компонентов, можно использовать архитектуру, которая осуществляет математическую операцию узла проверки и математическую операцию узла переменной одновременно для Р узлов проверки и Р узлов переменной. Фиг. 34 является блок-схемой, показывающей пример конфигурации декодирующего устройства,которое осуществляет такое декодирование, как только что описано. В частности, фиг. 34 показывает пример конфигурации кодирующего устройства, которое осуществляет декодирование кодов LDPC исходной матрицы Н проверки на четность по фиг. 31 с помощью преобразованной матрицы Н' проверки на четность по фиг. 33, полученной путем осуществления, по меньшей мере, замены столбцов по выражению (9). Декодирующее устройство по фиг. 34 включает в себя запоминающее устройство 300 данных ребер, содержащее шесть регистров 3001-3006 FIFO, селектор 301 для выбора регистров 3001-3006 FIFO,секцию 302 вычисления узла проверки, две цепи 303 и 308 циклического сдвига, запоминающее устройство 304 данных ребер, содержащее восемнадцать регистров 3041-30418 FIFO, селектор 305 для выбора регистров 3041-30418 FIFO, память 306 принятых данных, секцию 307 вычисления узла переменной, цепь 308 циклического сдвига секцию 309 вычисления декодированного слова, секцию 310 перестановки принятых данных и секцию 311 реорганизации декодированных данных. Сначала, описывается способ сохранения данных в запоминающие устройства 300 и 304 данных ребер. Запоминающее устройство 300 данных ребер содержит шесть регистров 3001-3006 FIFO, число которых равно частному от деления числа 30 строк преобразованной матрицы Н' проверки на четность по фиг. 33 на число 5 строк компонентной матрицы. Каждый из регистров 300y FIFO (у = 1,2, , 6) имеет множество ступеней областей хранения, так что сообщения, соответствующие пяти ребрам, число которых равно числу строк и числу столбцов компонентных матриц, могут считываться из этих областей хранения каждой ступени или записываться в них в одно и то же время. Далее, число ступеней областей хранения каждого регистра 300 у FIFO равно девяти, что является максимальным числом единиц (вес Хэмминга) в направлении строки преобразованной матрицы проверки на четность по фиг. 33. В регистре 3001 FIFO данные (сообщения vi из узлов переменной), соответствующие позициям со значением 1 в первой-пятой строках преобразованной матрицы Н' проверки на четность по фиг. 33, со- 27024941 храняются в закрытом виде в горизонтальном направлении в отдельных строках (в форме, где 0 игнорируется). В частности, если элемент в j-й строке i-го столбца представлен как (j, i), то в областях хранения в первой ступени регистра 3001 FIFO сохраняются данные, соответствующие позициям со значением 1 блоковой матрицы из 55 элементов от (1, 1) до (5, 5) преобразованной матрицы Н' проверки на четность. В областях хранения второй ступени сохраняются данные, соответствующие позициям со значением 1 сдвинутой матрицы от (1, 21) до (5, 25) преобразованной матрицы Н' проверки на четность (сдвинутая матрица получена циклическим сдвигом блоковой матрицы из 55 элементов на три вправо). Кроме того, в областях хранения с третьей по восьмую ступени данные сохраняются связанном соотношении с преобразованной матрицей Н' проверки на четность. Далее, в областях хранения в девятой ступени сохраняются данные, соответствующие позициям значений сдвинутой матрицы с (1, 86) до (5, 90) преобразованной матрицы Н' проверки на четность (сдвинутой матрицы, полученной заменой значения 1 в первой строке блоковой матрицы из 55 элементов значением 0 и затем циклическим сдвигом этой блоковой матрицы после замены на один влево). В регистре 3002 FIFO сохраняются данные, соответствующие позициям значения 1 из шестойдесятой строк преобразованной матрицы Н' проверки на четность по фиг. 33. В частности, в области хранения в первой ступени регистра 3002 FIFO сохраняются данные, соответствующие позициям значения 1 первой сдвинутой матрицы, которая образует суммарную матрицу от (6, 1) до (10, 5) преобразованной матрицы Н' проверки на четность (суммарную матрицу, которая является суммой первой сдвинутой матрицы, полученной циклическим сдвигом блоковой матрицы из 55 элементов на один вправо, и второй сдвинутой матрицы, полученной циклическим сдвигом блоковой матрицы из 55 элементов на два вправо). Далее, в области хранения во второй ступени сохраняются данные, соответствующие позициям значения 1 второй сдвинутой матрицы, которая образует суммарную матрицу от (6, 1) до (10, 5) преобразованной матрицы Н' проверки на четность. В частности, в отношении компонентной матрицы, вес которой составляет 2 или больше, когда эта компонентная матрица представлена в виде суммы множества из числа блоковой матрицы из РР элементов с весом 1, квазиблоковой матрицы, которая соответствует блоковой матрице, один или несколько элементов которой со значением 1 замены на 0, и сдвинутой матрицы, полученной циклическим сдвигом блоковой матрицы или квазиблоковой матрицы, данные, соответствующие позициям значения 1 блоковой матрицы, квазиблоковой матрицы или сдвинутой матрицы, вес которой равен 1 (сообщения, соответствующие ребрам, принадлежащим блоковой матрице, квазиблоковой матрице или сдвинутой матрице),сохраняются в тот же самый адрес (тот же самый регистр FIFO из числа регистров 3001-3006 FIFO). Кроме того, в областях хранения в третьей-девятой ступенях данные сохраняются в связанном соотношении с преобразованной матрицы Н' проверки на четность. Кроме того, регистры 3001-3006 FIFO хранят данные в связанном соотношении с преобразованной матрицы Н' проверки на четность. Запоминающее устройство 304 данных ребер содержит восемнадцать регистров 3041-30418 FIFO,число которых равно частному от деления числа 90 столбцов преобразованной матрицы Н' проверки на четность на число 5 столбцов компонентной матрицы. Каждый из запоминающих устройств 304x (x = 1,2, , 18) включает в себя множество ступеней областей хранения, и сообщения, соответствующие пяти ребрам, число которых равно числу строк и числу столбцов преобразованной матрицы Н' проверки на четность, могут считываться из этих областей хранения каждой ступени или записываться в них в одно и то же время. В регистре 3041 FIFO данные, соответствующие позициям со значением 1 в первом-пятом столбцах преобразованной матрицы Н' проверки на четность по фиг. 33, (сообщения uj из узлов проверки) сохраняются в закрытом виде в вертикальном направлении в отдельных столбцах (в форме, где 0 игнорируется). В частности, в областях хранения в первой ступени регистра 3041 FIFO сохраняются данные, соответствующие позициям со значением 1 блоковой матрицы из 55 элементов от (1, 1) до (5, 5) преобразованной матрицы Н' проверки на четность. В областях хранения второй ступени сохраняются данные, соответствующие позициям значения первой сдвинутой матрицы, которые образуют суммарную матрицу от(6, 1) до (10, 5) вертикальной матрицы Н' проверки на четность (суммарную матрицу, которая является суммой первой сдвинутой матрицы, полученной циклическим сдвигом блоковой матрицы из 55 элементов на один вправо, и второй сдвинутой матрицы, полученной циклическим сдвигом блоковой матрицы из 55 элементов на два вправо). Далее, в областях хранения в третьей ступени сохраняются данные, соответствующие позициям со значениями 1 второй сдвинутой матрицы, которая образует суммарную матрицу от (6, 1) до (10, 5) вертикальной матрицы Н' проверки на четность. В частности, в отношении компонентной матрицы, вес которой составляет 2 или больше, когда эта компонентная матрица представлена в виде суммы множества из числа блоковой матрицы из РР элементов с весом 1, квазиблоковой матрицы, которая соответствует блоковой матрице, один или несколько элементов которой со значением 1 замены на 0, и сдвинутой матрицы, полученной циклическим сдвигом блоковой матрицы или квазиблоковой матрицы, данные, соответствующие позициям значения 1 блоковой матрицы, квазиблоковой матрицы или сдвинутой матрицы, вес которой равен 1 (сообщения, соответ- 28024941 ствующие ребрам, принадлежащим блоковой матрице, квазиблоковой матрице или сдвинутой матрице),сохраняются в тот же самый адрес (тот же самый регистр FIFO из числа регистров 3041-30418 FIFO). Кроме того, в отношении областей хранения в четвертой и пятой ступенях, данные сохраняются в связанном соотношении с преобразованной матрицы Н' проверки на четность. Число ступеней областей хранения регистра 3041 FIFO равно 5, что является максимальным числом для числа единиц (вес Хэмминга) в направлении строки в первом-пятом столбцах преобразованной матрицы Н' проверки на четность. Кроме того, регистры 3042 и 3043 FIFO хранят данные в связанном соотношении с преобразованной матрицы Н' проверки на четность аналогично, и каждая длина (число ступеней) регистров 3042 и 3043 равно 5. Кроме того, регистры 3044-30412 FIFO хранят данные в связанном соотношении с преобразованной матрицей Н' проверки на четность аналогично, и каждая длина регистров 3044-30412 FIFO равна 3. Кроме того, регистры 30413-30418 FIFO хранят данные в связанном соотношении с преобразованной матрицей Н' проверки на четность аналогично, и каждая длина регистров 3044-30412 FIFO равна 2. Теперь описывается работа декодирующего устройства по фиг. 34. Запоминающее устройство 300 данных ребер включает в себя шесть регистров 3001-3006 FIFO, и регистры FIFO, в которые должны сохраняться данные, выбираются из числа регистров 3001-3006 FIFO в соответствии с информацией (матричные данные) D312, представляющей, какой строке преобразованной матрицы Н' проверки на четность принадлежат пять сообщений D311, поданных из цепи 308 циклического сдвига на предыдущей ступени. Затем эти пять сообщений D311 сохраняются совместно и по порядку в выбранные регистры FIFO. Далее, когда данные подлежат считыванию, запоминающее устройство 300 данных ребер считывает пять сообщений D3001 по порядку из регистра 3001 FIFO и подает эти пять сообщений D3001 в селектор 301 на следующей ступени. После считывания сообщений из регистра 3001 FIFO запоминающее устройство 3001 считывает сообщения по порядку также из регистров 3002-3006FIFO и подает считанные сообщения в селектор 301. Селектор 301 выбирает пять сообщений из того регистра FIFO из числа регистров 3001-3006, из которого в настоящий момент считываются данные в соответствии сигналом D301 и подает пять сообщений в качестве сообщений D302 в секцию 302 вычислений узла проверки. Секция 302 вычислений узла проверки включает в себя пять вычислителей 3021-3025 узла проверки и осуществляет математическую операцию узла проверки в соответствии с выражением (7), используя сообщения D 302 (D3021-3025) (сообщения uj по выражению (7, полученные в результате математической операции, в цепь 303 циклического сдвига. Цепь 303 циклического сдвига циклически сдвигает пять сообщений D3031-D3035, найденных секцией 302 вычисления узла проверки на основе информации (матричных данных) D305 в отношении того,на какое число исходных блоковых матриц циклически сдвигаются соответствующие ребра в преобразованной матрице Н' проверки на четность, и подает результат этого циклического сдвига в качестве сообщения D304 в запоминающее устройство 304 данных ребер. Запоминающее устройство 304 данных ребер включает в себя 18 регистров 3041-30418 FIFO. Запоминающее устройство 304 выбирает регистр FIFO, в который следует сохранять данные, из числа регистров 3041-30418 в соответствии с информацией D305, касающейся того, какой строке преобразованной матрицы Н' проверки на четность принадлежат пять сообщений D304, поданных из цепи 303 циклического сдвига на предыдущей ступени, и совместно сохраняет эти пять сообщений D304 по порядку в выбранном регистре FIFO. С другой стороны, когда данные должны быть считаны, запоминающее устройство 304 данных ребер считывает пять сообщений D306i по порядку из регистра 3041 FIFO и подает сообщения D3061 в селектор 305 на следующей ступени. По окончании считывания данных из регистра 3041 FIFO запоминающее устройство 304 считывает сообщения по порядку также из регистров 3042-30418 и подает эти сообщения в селектор 305. Селектор 305 выбирает пять сообщений из регистра FIFO, из которого в настоящий момент считываются данные, из числа регистров 3041-30418 FIFO в соответствии с выбранным сигналом D307 и подает выбранные сообщения в качестве сообщений D308 в секцию 307 вычисления узла переменной и секцию 309 вычисления декодированного слова. С другой стороны, секция 310 перестановки принятых данных осуществляет замену столбцов по выражению (9) для перестановки кода D313 LDPC, принятого через тракт связи, и подает переставленный код D313 LDPC в качестве принятых данных D314 в память 306 принятых данных. Память 306 принятых данных вычисляет и сохраняет логарифмическое отношение вероятностей (LLR) приема из принятых данных D314, поданных в нее из секции 310 перестановки принятых данных и собирает и подает каждые пять из LLR приема в качестве значений D 309 приема в секцию 307 вычисления узла переменной и секцию 309 вычисления декодированного слова. Секция 307 вычисления узла переменной включает в себя вычислители 3071-3075 узла переменной и осуществляет математическую операцию узла переменной в соответствии с выражением (1) с помощью сообщений D308 (3081-3085) (сообщений uj по выражению (1, поданных на нее через селектор 305, и пять значений D309 приема (значений u0i приема по выражению (1, поданных на нее из памяти 306 принятых данных. Затем, секция 307 вычисления узла переменной подает сообщения D310