Устройство и способ обработки данных

Настоящее изобретение относится к устройству обработки данных и к устройству обработки данных, которое позволяет улучшить устойчивость к ошибкам кодовых битов кода LDPC,таких как пакетные ошибки или уничтожение битов. Блок 21 кодирования LDPC выполняет кодирование LDPC в соответствии с матрицей проверки на четность, в котором матрица проверки на четность, которая представляет собой часть, соответствующую битам четности кода LDPC (с малой плотностью проверок на четность), имеет лестничную структуру и выводит код LDPC. Перемежитель 23 четности осуществляет перемежение четности, состоящее в перемежении битов четности кода LDPC, выводимого из блока 21 кодирования LDPC, в положения других битов четности. Настоящее изобретение можно применять, например, к устройству передачи, которое передает код LDPC. Область техники, к которой относится изобретение Настоящее изобретение относится к устройству обработки данных и к способу обработки данных, и конкретно, к устройству обработки данных и к способу обработки данных, которые позволяют улучшить устойчивость к пакетным ошибкам и уничтожению данных, благодаря использованию кода LDPC (с малой плотностью проверок на четность). Уровень техники Код LDPC обладает высокой способностью коррекции ошибок, и, в последние годы, его начали широко применять в системах передачи данных, включающих в себя спутниковые цифровые системы широковещательной передачи, такие как, например, система DVB-S.2, которая используется в Европе(см., например, непатентный документ 1). Кроме того, исследуется возможность использования кодаLDPC также в наземной цифровой широковещательной передаче следующего поколения. В ходе последних исследований определили, что рабочие характеристики, приближающиеся к пределу Шеннона, обеспечиваются кодом LDPC, по мере увеличения длины кода, аналогично турбокоду и т.д. Кроме того, поскольку код LDPC обладает таким свойством, что минимальное расстояние увеличивается пропорционально длине кода, он обладает характеристикой, состоящей в том, что он имеет исключительную характеристику вероятности ошибки в блоке. Также предпочтительно, что, так называемое, явление минимального уровня ошибки, которое наблюдается в характеристике декодирования турбокода и т.д., возникает в малой степени. В дальнейшем такой код LDPC, как описано выше, будет описан в частности. Следует отметить,что код LDPC представляет собой линейный код, и хотя он не обязательно должен быть двумерным кодом, следующее описание приведено на основе предположения, что он представляет собой двумерный код. Самая существенная характеристика кода LDPC состоит в том, что матрица проверки на четность,которая определяет код LDPC, представляет собой разреженную матрицу. Здесь разреженная матрица представляет собой матрицу, в которой количество элементов, имеющих значение "1", очень мало (матрица, в которой почти все элементы равны 0). На фиг. 1 показан пример матрицы Н проверки на четность кода LDPC. В матрице Н проверки на четность по фиг. 1 вес каждого столбца (вес столбца) (количество "1") (вес) равен "3", и вес каждой строки (вес строки) равен "6." При кодировании с использованием кодов LDPC (кодирование LDPC), например, формируют матрицу - генератор G на основе матрицы Н проверки на четность и эту матрицу - генератор G умножают на двумерные информационные биты для получения кодового слова (кода LDPC). В частности, устройство кодирования, которое выполняет кодирование LDPC, вначале вычисляет матрицу - генератор G, которая удовлетворяет выражению GHT = 0, вместе с транспонированной матрицей HT матрицы Н проверки на четность. Здесь, если матрица - генератор G представляет собой матрицу размером КN, тогда устройство кодирования умножает матрицу - генератор G на строку битов (векторu) информационных битов К для получения кодового слова с (= uG) длиной N битов. Кодовое слово (кодLDPC), полученное устройством кодирования, принимают на стороне приема через заданный канал передачи данных. Декодирование кода LDPC может осуществляться с использованием алгоритма, предложенного как вероятностное декодирование (статистическое декодирование) Галлагера, то есть, алгоритм передачи сообщения с использованием доверительного распространения по, так называемому, графу Таннера,включающему в себя переменный узел (также называемый узлом сообщения), и узел проверки. В дальнейшем описании, каждый из переменного узла и узла проверки, соответственно, называется просто узлом. На фиг. 2 представлена процедура декодирования кода LDPC. Следует отметить, что в дальнейшем описании значение действительного числа, где вероятность"0" в значении n-го бита кода в коде LDPC (одном ключевом слове), принятом стороной приема, представлено в логарифмическом отношении вероятности, соответственно, называется величиной uOi приема. Кроме того, сообщение, выводимое из узла проверки, представлено как uj, и сообщение, выводимое из переменного узла, представлено как vi. Вначале, при декодировании кода LDPC, как показано на фиг. 2, код LDPC принимают, и сообщение (сообщение узла проверки) uj инициализируют, устанавливая в "0", и, кроме того, переменную k,которая принимает целочисленное значение, как счетчик повторяющихся процессов, инициализируют в"0" на этапе S11, после чего обработка переходит на этап S12. На этапе S12 математическую операцию,представленную выражением (1) (математическая операция переменного узла), осуществляют на основе значения величины uOi приема, полученного в результате приема кода LDPC, для определения сообщения (сообщение переменного узла) vi. Затем выполняют математическую операцию, представленную выражением (2) (математическая операция проверочного узла), на основе сообщения vi, для определения сообщения uj. Здесь dv и dc в выражении (1) и в выражении (2) представляют собой параметры, которые могут быть выбраны произвольно, и представляют количество "1" в вертикальном направлении (в столбце) и в горизонтальном направлении (в строке) матрицы Н проверки на четность. Например, в случае кода (3, 6),dv = 3 и dc = 6. Следует отметить, что в математической операции переменного узла в соответствии с выражением(1) и в математической операции проверочного узла в соответствии с выражением (2) диапазон математической операции равен от 1 до dv - 1 или от 1 до dc - 1, поскольку сообщение, введенное из ребра (линия, соединяющая переменный узел и проверочный узел), через которое сообщение должно быть выведено, не сделано объектом математической операции. В то же время, математическая операция проверочного узла в соответствии с выражением (2) осуществляется путем формирования заранее таблицы функции R (v1, v2), представленной выражением (3), определенным выходом, относящимся к двум входам v1 и v2 и, с последовательным (рекурсивным) использованием таблицы, как представлено выражением (4). На этапе S12 переменную k последовательно увеличивают на "1", и обработка переходит на этапS13. На этапе S13 определяют, превышает или нет переменная к заданное повторяющееся число С времени декодирования. Если на этапе S13 определяют, что переменная к не больше, чем С, тогда обработка возвращается на этап S12, и после этого выполняют аналогичную обработку. С другой стороны, если на этапе S13 определяют, что переменная к больше, чем С, тогда обработка переходит на этап S14, на котором определяют и выводят сообщение vi, как результат декодирования,который должен быть выведен в конечном итоге в результате выполнения математической операции,представленной выражением (5), заканчивая, таким образом, обработку декодирования кода LDPC. Здесь выполняют математическую операцию в соответствии с выражением (5), которая отличается от математической операции переменного узла в соответствии с выражением (1), используя сообщения uj из всех ребер, соединенных с переменным узлом. На фиг. 3 показан пример матрицы Н проверки на четность кода LDPC (3, 6) (скорость кодирования: 1/2, длина кода: 12). В матрице Н проверки на четность по фиг. 3, вес столбца равен 3 и вес строки равен 6, аналогично фиг. 1. На фиг. 4 показан граф Таннера матрицы Н проверки на четность по фиг. 3. Здесь, на фиг. 4, проверочный узел представлен "+", и переменный узел представлен "=". Проверочный узел и переменный узел соответствуют строке и столбцу матрицы Н проверки на четность, соответственно. Соединение между проверочным узлом и переменным узлом представляет собой ребро и соответствует "1" элемента матрицы проверки на четность. В частности, в случае, когда элемент в j-ой строке i-го столбца матрицы проверки на четность равен 1, i-ый переменный узел (узел, обозначенный как "=") сверху и j-ый проверочный узел (узел, обозначенный как "+") сверху соединены с помощью ребра. Ребро представляет, что бит кода, соответствующий переменному узлу, имеет состояние ограничения, соответствующее проверочному узлу. В алгоритме суммы - произведения (алгоритм суммы - произведения), который представляет собой способ декодирования для кода LDPC, выполняет, соответственно, математическую операцию переменного узла и математическую операцию проверочного узла. На фиг. 5 иллюстрируется математическая операция переменного узла, выполняемая в отношении переменного узла. Что касается переменного узла, сообщение vj, соответствующее ребру, которое должно быть рассчитано, определяют с помощью математической операции переменного узла в соответствии с выражением (1), в котором используются сообщения u1 и u2, среди остальных ребер, соединяющих переменный узел, и величина uOi приема. Также сообщение, соответствующее любому другому ребру, определяют аналогичным образом. На фиг. 6 иллюстрируется математическая операция проверочного узла, выполняемая в проверочном узле. Здесь математическая операция проверочного узла в соответствии с выражением (2) может быть выполнена путем перезаписи выражения (2) в выражение (6), используя взаимосвязь выражения аb = Кроме того, если х 0, определяют функцию (х), как выражение ср(х) = ln(tanh(x/2, затем, поскольку удовлетворяется выражение -1(x) = 2tanh-1(e-x), выражение (6) может быть преобразовано в выражение (7). В проверочном узле математическую операцию проверочного узла в соответствии с выражением(2) выполняют в соответствии с выражением (7). В частности, в проверочном узле сообщение uj, соответствующее ребру, которое должно быть рассчитано, определяют с использованием математической операции проверочного узла в соответствии с выражением (7), используя сообщения v1, v2, v3, v4 и v5 из остальных ребер, соединяющихся с проверочным узлом. Также сообщение, соответствующее любому другому ребру, определяют аналогичным образом. Следует отметить, что функция(х) в соответствии с выражением (7) может быть представлена также как ф (x) = ln ex + 1)/(ех - 1, и когда х 0,(x) = -1 (x). Когда функции(x) и -1 (x) встроены в аппаратные средства, хотя их иногда встраивают, используя LUT (СПТ, справочную таблицу), такие СПТ становятся одной и той же СПТ. Непатентный документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06) Сущность изобретения Техническая задача Хотя известно, что коды LDPC проявляют очень высокую пропускную способность в канале передачи данных AWGN (совокупный белый нормально распределенный шум), в последние годы стало понятно, что даже в других каналах передачи данных они имеют более высокую способность коррекции ошибок, чем обычные сверточные коды или соединительные коды для сверточных кодов и кодов RC(Рида-Соломона). Вкратце, если будет выбран код, имеющий хорошие рабочие характеристики в канале передачи данных AWGN, тогда этот код часто имеет лучшие характеристики, чем другие коды, также в других каналах передачи данных. В частности, было предложено, что, например, в случае, когда коды LDPC применяют для наземной цифровой широковещательной передачи, коды LDPC, воспринимаемые в стандартах DVB-S.2 и в системе модуляции, предписанной в стандартах DVB-T, комбинируют, и перемежитель (перемежитель битов) для перемежения кодовых битов для кода LDPC предусматривают между кодированием LDPC и модуляцией для улучшения рабочих характеристик кодов LDPC в канале передачи данных AWGN. Однако в канале передачи данных, таком как наземные радиоволны, иногда возникают пакетные ошибки или уничтожение данных. Например, в системе OFDM (ортогональное мультиплексирование с частотным разделением каналов), в среде с многолучевым распространением, в которой отношение D/U(отношение желательной/нежелательной мощности) равно 0 дБ (нежелательная мощность = эхо сигнал,эквивалентна мощности желательного сигнала = основной канал передачи данных), мощность определенного символа становится равной нулю (разрушение) в ответ на задержку эхо-сигнала (другие каналы распространения, кроме основного канала). Кроме того, также во время частотного дрожания сигнала (канал передачи данных, в котором эхосигнал с нулевой задержкой и с добавленной к нему допплеровской частотой (частотой Допплера, гдеD/U равно 0 дБ, происходит случай, в котором мощность всего символа OFDM в определенный момент времени уменьшается до нуля (удаление) из-за допплеровской частоты. Кроме того, иногда возникают пакетные ошибки, в результате ситуации в проводной линии от ан-3 021877 тенны до устройства приема или из-за нестабильности источника питания. Обычно также в канале передачи данных, в котором возникают такие пакетные ошибки или ошибки уничтожения битов, как описано выше, в канале передачи данных AWGN используют код коррекции ошибок с высокими рабочими характеристиками. В то же время, при декодировании кодов LDPC, поскольку выполняют математическую операцию переменного узла в соответствии с выражением (1), в котором выполняют суммирование (принимаемых значений uOi) кодовых битов LDPC, как можно видеть на описанной выше фиг. 5, в столбце матрицы Н проверки на четность и, следовательно, в переменном узле, соответствующем кодовому биту кода LDPC,если возникает ошибка с кодовым битом, используемым для математической операции переменного узла, тогда снижается точность определяемого сообщения. Затем, поскольку при декодировании кода LDPC сообщение, определенное в переменном узле, соединенном с узлом проверки, используется для выполнения математической операции узла проверки в соответствии с выражением (7) в узле проверки, если количество узлов проверки, где (соответствующие кодовые биты LDPC) множество переменных узлов, подключенных к нему, одновременно проявляют ошибку (включая в себя уничтожение данных), становится большим, тогда ухудшаются характеристики декодирования. Например, если в двух или больше переменных узлах, соединенных с узлом проверки, одновременно возникает уничтожение данных, тогда узел проверки возвращает сообщение о том, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу, во все переменные узлы. В таком случае те узлы проверки, в которые было передано сообщение о равных вероятностях, не участвуют в одном цикле обработки декодирования (один набор математической операции переменного узла и математической операции узла проверки), и, в результате, требуется увеличенное количество повторений обработки декодирования. Следовательно, ухудшаются характеристики декодирования. Кроме того, увеличивается потребление энергии устройством 12 приема, которое выполняет декодирование кода LDPC. В соответствии с этим, в настоящее время, требуется технология для улучшения устойчивости к пакетным ошибкам или уничтожению битов, при поддержании высоких рабочих характеристик в канале передачи данных AWGN. Здесь было предложено улучшить рабочие характеристики кодов LDPC в канале передачи данныхAWGN путем обеспечения перемежителя для перемежения кодовых битов кода LDPC между кодированием и модуляцией LDPC, как описано выше, и если перемежитель позволяет выполнять перемежение, в результате чего снижается вероятность того, что множество из (кодовых битов для кодов LDPC, соответствующих) переменных узлов, подключенных к узлу проверки, могут проявлять ошибку, тогда могут быть улучшены рабочие характеристики декодирования. Настоящее изобретение было разработано с учетом такой ситуации, как описано выше, и позволяет улучшить устойчивость к ошибкам кодовых битов для кода LDPC, таких как пакетные ошибки или уничтожение битов. Техническое решение Устройство обработки данных в соответствии с одним аспектом настоящего изобретения представляет собой устройство обработки данных, которое осуществляет перемежение данных, включающее в себя средство перемежения четности, предназначенное для выполнения перемежения четности, состоящее в перемежении битов четности кода LDPC, полученного путем выполнения кодирования LDPC, в соответствии с матрицей проверки на четность, в котором матрица четности, которая представляет собой часть, соответствующую битам четности кода LDPC (с малой плотностью проверок на четность), имеет лестничную структуру, индивидуально относительно положений других битов четности. Способ обработки данных в соответствии с одним аспектом настоящего изобретения представляет собой способ обработки данных для устройства обработки данных, которое выполняет перемежение данных, включающий в себя этап, выполняемый устройством обработки данных, состоящий в выполнении перемежения четности, состоящего в перемежении битов четности кода LDPC, полученного в результате выполнения кодирования LDPC в соответствии с матрицей проверки на четность, в котором матрица четности, которая представляет собой часть, соответствующую битам четности кода LDPC (с малой плотностью проверок на четность), имеет лестничную структуру, индивидуально относительно положений других битов четности. В одном таком аспекте настоящего изобретения, как описано выше, выполняют перемежение четности, состоящее в перемежении битов четности кода LDPC, полученного в результате выполнения кодирования LDPC, в соответствии с матрицей проверки на четность, в которой матрица четности, представляющая собой часть, соответствующую битам четности кода LDPC, имеет лестничную структуру,индивидуально до положений других битов четности. Следует отметить, что устройство обработки данных может быть независимым устройством или может представлять собой внутренний блок, который входит в состав одного устройства. Предпочтительный эффект В соответствии с одним аспектом настоящего изобретения может быть улучшена устойчивость к ошибкам кодовых битов кода LDPC. Краткое описание чертежей На фиг. 1 показан вид, иллюстрирующий матрицу Н проверки на четность кода LDPC. На фиг. 2 - блок-схема последовательности операций, иллюстрирующая процедуру декодирования кода LDPC. На фиг. 3 - вид, иллюстрирующий пример матрицы проверки на четность кода LDPC. На фиг. 4 - вид, представляющий граф Таннера матрицы проверки на четность. На фиг. 5 - вид, представляющий переменный узел. На фиг. 6 - вид, представляющий проверочный узел. На фиг. 7 - вид, представляющий пример конфигурации варианта выполнения системы передачи данных, в которой применяется настоящее изобретение. На фиг. 8 - блок-схема, представляющая пример конфигурации устройства 11 передачи данных. На фиг. 9 - вид, иллюстрирующий матрицу проверки на четность. На фиг. 10 - вид, иллюстрирующий матрицу проверки на четность. На фиг. 11 - вид, иллюстрирующий матрицу проверки на четность кода LDPC и веса столбцов,предписанные в стандарте DVB-S.2. На фиг. 12 - вид, иллюстрирующий компоновку точек сигнала для 16QAM. На фиг. 13 - вид, иллюстрирующий компоновку точек сигнала для 64QAM. На фиг. 14 - вид, иллюстрирующий компоновку точек сигнала для 64QAM. На фиг. 15 - вид, иллюстрирующий компоновку точек сигнала для 64QAM. На фиг. 16 - вид, иллюстрирующий обработку демультиплексора 25. На фиг. 17 - вид, иллюстрирующий обработку демультиплексора 25. На фиг. 18 - вид, представляющий граф Таннера при декодировании кода LDPC. На фиг. 19 - вид, представляющий матрицу HT проверки на четность, имеющую лестничную структуру, и граф Таннера, соответствующий матрице HT проверки на четность. На фиг. 20 - вид, представляющий матрицу HT проверки на четность для матрицы Н проверки на четность, соответствующей коду LDPC после перемежения четности. На фиг. 21 - вид, иллюстрирующий матрицу проверки на четность преобразования. На фиг. 22 - вид, иллюстрирующий обработку перемежителя 24 скручивания столбцов. На фиг. 23 - вид, иллюстрирующий количество столбцов в запоминающем устройстве 31, необходимое для перемежения скручивания столбцов, и адреса для записи исходных положений. На фиг. 24 - вид, иллюстрирующий количество столбцов запоминающего устройства 31, необходимое для перемежения скручивания столбцов, и адреса для записи исходных положений. На фиг. 25 - блок-схема последовательности операций, иллюстрирующая процесс передачи данных. На фиг. 26 - вид, представляющий модель канала передачи данных, принятого при моделировании. На фиг. 27 - вид, иллюстрирующий взаимосвязь между частотой ошибок, получаемой с помощью моделирования, и допплеровской частотой fd колебаний частоты. На фиг. 28 - вид, иллюстрирующий взаимосвязь между частотой ошибок, полученной в результате моделирования, и допплеровской частотой fd для колебаний частоты. На фиг. 29 - блок-схема, представляющая пример конфигурации устройства 12 приема. На фиг. 30 - блок-схема последовательности операций, иллюстрирующая обработку приема. На фиг. 31 - вид, иллюстрирующий пример матрицы проверки на четность кода LDPC. На фиг. 32 - вид, иллюстрирующий матрицу (матрицу проверки на четность преобразования), полученную путем применения замены строки и замены столбца к матрице проверки на четность. На фиг. 33 - вид, иллюстрирующий матрицу проверки на четность преобразования, разделенную на модуль 55 битов. На фиг. 34 - блок-схема, представляющая пример конфигурации устройства декодирования, в котором выполняют математическую операцию узла совместно для Р узлов. На фиг. 35 - блок-схема, представляющая пример конфигурации блока 56 декодирования LDPC. На фиг. 36 - блок-схема, представляющая пример конфигурации в соответствии с вариантом выполнения компьютера, в котором применяют настоящее изобретение. На фиг. 37 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 16 200. На фиг. 38 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64 800. На фиг. 39 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64 800. На фиг. 40 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64 800. На фиг. 41 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 16 200. На фиг. 42 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на чет-5 021877 ность для скорости кодирования 3/4 и длины кода 64 800. На фиг. 43 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64 800. На фиг. 44 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64 800. На фиг. 45 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64 800. На фиг. 46 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 16 200. На фиг. 47 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64 800. На фиг. 48 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64 800. На фиг. 49 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64 800. На фиг. 50 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64 800. На фиг. 51 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 16 200. На фиг. 52 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64 800. На фиг. 53 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64 800. На фиг. 54 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64 800. На фиг. 55 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64 800. На фиг. 56 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 16 200. На фиг. 57 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64 800. На фиг. 58 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64 800. На фиг. 59 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64 800. На фиг. 60 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64 800. На фиг. 61 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64 800. На фиг. 62 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64 800. На фиг. 63 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64 800. На фиг. 64 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64 800. На фиг. 65 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64 800. На фиг. 66 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64 800. На фиг. 67 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64 800. На фиг. 68 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64 800. На фиг. 69 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64 800. На фиг. 70 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64 800. На фиг. 71 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64 800. На фиг. 72 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64 800. На фиг. 73 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на чет-6 021877 ность для скорости кодирования 1/2 и длины кода 64 800. На фиг. 74 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64 800. На фиг. 75 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64 800. На фиг. 76 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64 800. На фиг. 77 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 16 200. На фиг. 78 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 16 200. На фиг. 79 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 16 200. На фиг. 80 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 16 200. На фиг. 81 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16 200. На фиг. 82 - вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16 200. На фиг. 83 - вид, иллюстрирующий способ определения матрицы Н проверки на четность из исходной таблицы матрицы проверки на четность. На фиг. 84 - вид, иллюстрирующий пример замены кодовых битов. На фиг. 85 - вид, иллюстрирующий пример замены кодовых битов. На фиг. 86 - вид, иллюстрирующий дополнительный пример замены кодовых битов. На фиг. 87 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 88 - вид, иллюстрирующий результат моделирования BER. На фиг. 89 - вид, иллюстрирующий другой результат моделирования BER. На фиг. 90 - вид, иллюстрирующий еще один дополнительный результат моделирования BER. На фиг. 91 - вид, иллюстрирующий еще один результат моделирования BER. На фиг. 92 - вид, иллюстрирующий пример замены кодовых битов. На фиг. 93 - вид, иллюстрирующий пример замены кодовых битов. На фиг. 94 - вид, иллюстрирующий дополнительный пример замены кодовых битов. На фиг. 95 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 96 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 97 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 98 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 99 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 100 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 101 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 102 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 103 - вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 104 - вид, иллюстрирующий обработку мультиплексора 54, который составляет блок 53 обратного перемежения. На фиг. 105 - вид, иллюстрирующий обработку блока 55 обратного перемежения скручивания столбцов. На фиг. 106 - блок-схема, представляющая другой пример конфигурации устройства 12 приема. На фиг. 107 - блок-схема, представляющая первый пример конфигурации системы приема, которую можно применять в устройстве 12 приема. На фиг. 108 - блок-схема, представляющая второй пример конфигурации системы приема, которую можно применять в устройстве 12 приема. На фиг. 109 - блок-схема, представляющая третий пример конфигурации системы приема, которую можно применять в устройстве 12 приема. Пояснение номеров ссылочных позиций 11 - Устройство передачи,12 - Устройство приема,21 - Блок кодирования LDPC,22 - Перемежитель битов,23 - Перемежитель четности,24 - Перемежитель скручивания столбцов,25 - Демультиплексор,26 - Блок отображения,27 - Блок ортогональной модуляции,-7 021877 31 - Запоминающее устройство,32 - Блок замены,51 - Блок ортогональной демодуляции,52 - Блок обратного отображения,53 - Обратный перемежитель,54 - Мультиплексор,55 - Перемежитель скручивания столбцов,56 - Блок декодирования LDPC,300 - Запоминающее устройство для сохранения данных ребра,301 - Селектор,302 - Блок расчета проверочного узла,303 - Блок циклического сдвига,304 - Запоминающее устройство для сохранения данных ребра,305 - Селектор,306 - Запоминающее устройство данных приема,307 - Блок расчета переменного узла,308 - Схема циклического сдвига,309 - Блок расчета декодированного слова,310 - Блок изменения компоновки данных приема,311 - Блок изменения компоновки декодированных данных,401 - Шина,402 - ЦПУ,403 - ПЗУ,404 - ОЗУ,405 - Жесткий диск,406 - Блок вывода,407 - Блок ввода,408 - Блок передачи данных,409 - Привод,410 - Интерфейс ввода/вывода,411 - Съемные носители записи,1001 - Блок обратной замены,1002 - Запоминающее устройство,1011 - Блок получения обратного перемежения четности,1021 - Блок декодирования LDPC,1101 - Блок получения,1101 - Блок обработки декодирования линии передачи данных,1103 - Блок обработки декодирования источника информации,1111 - Блок вывода,1121 - Блок записи Подробное описание изобретения На фиг. 7 показан пример конфигурации варианта выполнения системы передачи, в которой применяется настоящее изобретение (термин система обозначает логический агрегат множества устройств,независимо от того, включены или нет отдельные составляющие устройства в один корпус). На фиг. 7 показана система передачи, которая включает в себя устройство 11 передачи и устройство 12 приема. Устройство 11 передачи представляет собой, например, устройство, которое выполняет передачу телевизионной широковещательной программы и передает данные объекта, которые представляют собой объекты передачи, такие как данные изображения, данные звука и т.д., в качестве телевизионной широковещательной программы, например, через спутниковый канал или наземные волны. Устройство 12 приема представляет собой, например, тюнер или телевизионный приемник, предназначенный для приема телевизионной широковещательной программы, и принимает данные объекта,передаваемые в него из устройства 11 передачи. На фиг. 8 показан пример конфигурации устройства 11 передачи по фиг. 7. На фиг. 8 устройство 11 передачи включает в себя блок 21 кодирования LDPC, перемежитель 22 битов, блок 26 отображения и блок 27 ортогональной модуляции. В блок 21 кодирования LDPC подают данные объекта. Блок 21 кодирования LDPC осуществляет кодирование LDPC для данных объекта, переданных в него, в соответствии с матрицей проверки на четность, в котором матрица проверки на четность, которая представляет собой блок,соответствующий битам проверки на четность кода LDPC, имеет лестничную структуру и выводит код LDPC, в котором данные объекта представляют собой информационные биты. В частности, блок 21 кодирования LDPC выполняет кодирование LDPC, состоящее в кодировании данных объекта в предписанный код LDPC, например, в соответствии со стандартами DVB-S.2 илиDVB-T.2, и выводит код LDPC, полученный в результате кодирования LDPC. Здесь, в соответствии со стандартом DVB-T.2, планируется принять коды LDPC, предписанные в стандарте DVB-S.2. Код LDPC, предписанный в стандарте DVB-S.2, представляет собой код IRA (накопление с неоднородным повторением), и матрица проверки на четность, которая представляет собой матрицу проверки на четность кода LDPC, имеет лестничную структуру. Матрица проверки на четность и лестничная структура будут описаны ниже. Кроме того, код IRA описан, например, в публикации "Irregular Repeat-Accumulate Codes," H. Jin., A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000. Код LDPC, выводимый из блока 21 кодирования LDPC, подают в перемежитель 22 битов. Перемежитель 22 битов представляет собой устройство обработки данных, предназначенное для перемежения данные и включает в себя перемежитель 23 четности, перемежитель 24 скручивания столбцов и демультиплексор (DEMUX) 25. Перемежитель 23 четности выполняет перемежение четности перемежаемых битов проверки на четность кода LDPC из блока 21 кодирования LDPC в положения других битов проверки на четность, и подает код LDPC после перемежения четности в перемежитель 24 скручивания столбцов. Перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов для кодаLDPC из перемежителя 23 четности и подает код LDPC после перемежения скручивания столбцов в демультиплексор 25. В частности, код LDPC передают после того, как два или больше его кодовых бита будут отображены на точки сигнала, представляющие один символ ортогональной модуляции, блоком 26 отображения, описанным ниже. Перемежитель 24 скручивания столбцов осуществляет, например, такое перемежение скручивания столбцов, которое описано ниже, как процесс изменения компоновки для кодовых битов LDPC из перемежителя 23 четности так, что множество кодовых битов для кода LDPC, соответствующих значению 1,включенных в одну произвольную строку матрицы проверки на четность, используемой в блоке 21 кодирования LDPC, не отображены на один символ. Демультиплексор 25 выполняет процесс замены, состоящий в замене положений двух или больше кодовых битов для кода LDPC из перемежителя 24 скручивания столбцов, которые отображают на символ, для получения кода LDPC, с улучшенной устойчивостью к AWGN и подает этот код LDPC в блок 26 отображения. Блок 26 отображения отображает два или больше кодовых бита кода LDPC из демультиплексора 25 на точки сигналов, определенные способом модуляции, таким как ортогональная модуляция (многозначная модуляция), осуществляемым блоком 27 ортогональной модуляции. В частности, блок 26 отображения символизирует код LDPC, полученный из демультиплексора 25,в символы (значение символа), представленные точкой сигнала, определенной с помощью системы модуляции, на плоскости IQ (совокупность IQ), определенной осью I, которая представляет компонент I,который находится в фазе с несущей частотой, и осью Q, которая представляет компонент Q, который ортогонален несущей волне. Здесь, в качестве способа модуляции для ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, приняты способы модуляции, включающие в себя, например, способ модуляции,определенный в стандартах DVB-T, то есть, например, доступны QPSK (квадратурная фазовая манипуляция), 16QAM (квадратурная амплитудная манипуляция), 64QAM, 256QAM, 1024QAM, 4086QAM и т.д. Какой способ модуляции должен использоваться для ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, устанавливается заранее, например, когда оператор использует операцию устройства 11 передачи. Следует отметить, что блок 27 ортогональной модуляции может осуществлять некоторую другую ортогональную модуляцию, такую как, например, 4 РАМ (ИАМ, импульсноамплитудная модуляция). Символ, полученный блоком 26 отображения, подают в блок 27 ортогональной модуляции. Блок 27 ортогональной модуляции выполняет ортогональную модуляцию несущей в соответствии с символом из блока 26 отображения, и передает сигнал модуляции, полученный в результате ортогональной модуляции. Теперь на фиг. 9 представлена матрица Н проверки на четность, используемая при кодированииLDPC блоком 21 кодирования LDPC по фиг. 8. Матрица Н проверки на четность имеет структуру LDGM (матрица генерирования с малой плотностью) и может быть представлена выражением Н = [HAHT] ИЗ информационной матрицы HA участка,соответствующего информационным битам, и матрицы Нт четности, которая соответствует битам проверки на четность среди кодовых битов LDPC (матрица, в которой элементы информационной матрицыHA представляют собой элементы с левой стороны, и элементы матрицы HT четности представляют собой элементы с правой стороны). Здесь количество информационных битов и количество битов проверки на четность среди кодовых битов одного кода LDPC (одно кодовое слово) называется длиной К информации и длиной М четности, и количество битов для кодовых битов одного кода LDPC называется длиной N кода (= K + М). Длина К информации и длина М четности для кода LDPC с определенной длиной N кода зависят от скорости кодирования. В то же время, матрица Н проверки на четность представляет собой матрицу, у которой количество строкстолбцов равно МN. Затем матрица НА информации представляет собой матрицу размером МK и матрица HT четности представляет собой матрицу размером ММ. На фиг. 10 показана матрица HT четности матрицы Н проверки на четность для кода LDPC, предписанного в соответствии со стандартом DVB-S.2. Матрица Нт четности матрицы Н проверки на четность кода LDPC, предписанного в соответствии со стандартом DVB-S.2, имеет лестничную структуру в которой элементы со значением 1 расположены в виде лестницы, как можно видеть на фиг. 10. Вес строки матрицы HT четности равен 1 для первой строки, но равен 2 для всех остальных строк. В то же время, вес столбца равен 1 для последнего столбца, но равен 2 для всех остальных столбцов. Как описано выше, код LDPC матрицы Н проверки на четность, в которой матрица HT четности имеет лестничную структуру, может быть надежно произведен, используя матрицу Н проверки на четность. В частности, код LDPC (одно кодовое слово) представлено вектором с строки, и вектор а столбца,полученный путем транспозиции вектора строки, представлен как cT. Кроме того, часть информационных битов из вектора с строки, который представляет собой код LDPC, представлена вектором А строки,и часть битов проверки на четность представлена вектором Т строки. Здесь, в данном случае, вектор с строки может быть представлен выражением с = [АТ] из вектора а строки, как информационные биты, и вектор Т строки, как биты проверки на четность (вектор строки, в котором элементы вектора А строки представляют собой элементы с левой стороны, и элементы вектора Т строки представляют собой элементы с правой стороны). Необходимо, чтобы матрица Н проверки на четность и вектор с = [АТ] строки, как код LDPC, удовлетворяли выражению HcT = 0, и где матрица HT четности матрицы Н = [HAHT] проверки на четность имеет такую лестничную структуру, как показано на фиг. 10, вектор Т строки, как биты проверки на четность, которые формируют вектор с = [АТ] строки, который удовлетворяет выражению HcT = 0 может быть последовательно определен путем последовательной установки элементов в строках, начинающихся с элементов в первой строке вектора HcT столбца, в выражении HcT = 0, равными нулю. На фиг. 11 показана матрица Н проверки на четность кода LDPC и веса столбца, определенные в стандарте DVB-S.2. В частности, в позиции А на фиг. 11 показана матрица Н проверки на четность кода LDPC, определенного в стандарте DVB-S.2. Что касается столбцов KX из первого столбца матрицы Н проверки на четность, вес столбца равенX; что касается следующих столбцов K3, вес столбца равен 3; что касается следующих М-1 строк, вес столбца равен 2; и что касается последнего одного столбца, вес столбца равен 1. Здесь KX + K3 + М-1 + 1 равно длине N кода. В стандарте DVB-S.2, столбцы с номерами KX, K3 и М (длина четности), а также вес X столбца предписаны таким образом, как можно видеть в позиции В на фиг. 11. В частности, в позиции В на фиг. 11 иллюстрируются столбцы с номерами KX, K3 и М, а также весX столбца для разных скоростей кодирования кодов LDPC, предписанных в стандарте DVB-S.2. В стандарте DVB-S.2, предписаны коды LDPC с длинами N кода 64 800 битов и 16 200 битов. И как можно видеть в позиции В на фиг. 11, для кода LDPC длина N кода которого равна 64 800 битов, предписаны 11 скоростей кодирования (номинальные скорости) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5,5/6, 8/9 и 9/10, и для кода LDPC, с длиной N кода 16 200 битов, предписаны 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9. Что касается кодов LDPC, известно, что кодовые биты, соответствующие столбцу матрицы Н проверки на четность, которая имеет более высокий вес столбца, проявляют меньшую частоту появления ошибок. Матрица Н проверки на четность, предписанная в соответствии со стандартом DVB-S.2 и показанная на фиг. 11, проявляет тенденцию, состоящую в том, что столбец, расположенный ближе к головной стороне (левая сторона), имеет более высокий вес столбца. В соответствии с этим код LDPC, соответствующий матрице Н проверки на четность, имеет тенденцию, состоящую в том, что кодовый бит, расположенный ближе в голове, обладает более высокой устойчивостью к ошибкам (имеет более высокую устойчивость к ошибке), и кодовый бит, расположенный ближе к хвосту, имеет более низкую устойчивость к ошибке. На фиг. 12 иллюстрируется компоновка (точки сигнала, соответствующие) 16 символов на плоскости IQ, где выполняют модуляцию 16QAM с помощью блока 27 ортогональной модуляции по фиг. 8. В частности, в позиции А на фиг. 12 иллюстрируются символы 16QAM. В 16QAM один символ представляет 4 бита, и существуют 16 (= 24) символов. Затем эти 16 символов располагают так, что они формируют квадратную форму 44 символа в направлении Iнаправле- 10021877 ние q, с центром в начале координат плоскости IQ. Теперь, если 4 бита, представленные одним символом в соответствии с 16QAM, будут представлены как у 0, у 1, у 2 и у 3, в порядке от старшего значащего бита, тогда система модуляции представляет собой 16QAM, 4 кодовых бита кода LDPC отображают на символ из 4 битов у 0 - у 3, которые совпадают с этими 4 битами с помощью блока 26 отображения (фиг. 8). В позиции В на фиг. 12 обозначены границы бита в отношении 4 битов (ниже бит также называется битом символа), у 0 - у 3, представленных символом 16QAM. Здесь граница бита, относящаяся к биту уi символа (на фиг. 12 i = 0, 1, 2, 3), обозначает границу между символом, бит уi которого равен 0, и другим символом, бит yi которого равен 1. Как можно видеть в позиции В на фиг. 12, что касается старшего значимого бита уо символа среди 4 битов у 0 - у 3 символа, представленных символом 16QAM, только одно местоположение на оси q в плоскости IQ образует границу битов, и что касается второго бита y1 символа (второй от старшего значащего бита), только одно место на оси I на плоскости IQ образует границу бита. Кроме того, что касается третьего бита уз символа, каждое из двух мест положений между первым и вторым столбцами, и между третьим, и четвертым столбцами слева от символа 44 образуют границу. Кроме того, что касается четвертого бита уз символа, каждое из двух мест положения между первой и второй строками, и между третьей, и четвертой строками символа 44 образует границу. В бите y1 символа, представленном символом, менее вероятно возникает ошибка, и у вероятность его ошибки уменьшается по мере того, как количество символов, расположенных далее от границы бита,увеличивается, но вероятность ошибки становится выше по мере того, как количество символов расположенных ближе к границе битов увеличивается. Если бит, в котором, менее вероятно, возникает ошибка (устойчивый к ошибке) называется "сильным битом", а бит, в котором более вероятно возникает ошибка (менее устойчивый к ошибке), называется "слабым битом", тогда, что касается 4 битов у 0-у 3 символа, представленных символами 16QAM, старший значимый бит у 0 и второй бит у 1 представляют собой сильные биты, и третий бит у 2, и четвертый бит у 3 представляют собой слабые биты. На фиг. 13-15 иллюстрируются компоновки (точек сигнала, соответствующих) 64 символам в плоскости IQ, где осуществляют модуляцию 64QAM с использованием блока 27 ортогональной модуляции по фиг. 8. При модуляции 64QAM, один символ представляет 6 битов, и существуют 64 (= 26) символа. Затем эти 64 символа размещают таким образом, что они образуют квадрат размером 88 символов в направлении Iнаправление q с центром в начале координат плоскости IQ. Теперь, если предположить, что 6 битов, представленных одним символом 64QAM, будут представлены как у 0, у 1, у 2 и у 3, y4 и y5, в порядке от старшего значащего бита, тогда в случае, когда система модуляции представляет собой 64QAM, 6 кодовых битов для кода LDPC будут отображены на символ из 6 битов у 0-y5, совпадающих с 6 битами. Здесь, на фиг. 13, обозначены границы бита в отношении старшего значащего бита у 0 и второго бита y1 среди 6 битов у 0-y5, представленных символами 64QAM; на фиг. 14 обозначены границы бита в отношении третьего бита у 2 и четвертого бита у 3; и на фиг. 15 обозначены границы бита в отношении пятого бита у 4 и шестого бита у 5. Как можно видеть на фиг. 13, количество границ битов в отношении каждого из старшего значащего бита у 0 и второго бита y1 равно единице. В то же время, как можно видеть на фиг. 14, количество границ бита" для каждого из третьего бита у 2 и четвертого бита уз равно двум, и как можно видеть на фиг. 15, количество границ битов для каждого из пятого бита у 4 и шестого бита y5 равно четырем. В соответствии с этим, среди 6 битов у 0-y5, представленных символами 64QAM, старший значащий бит у 0 и второй бит у 1. представляют собой самые сильные биты, и третий бит у 2, и четвертый бит у 3 представляет вторые самые сильные биты. Затем пятый бит у 4 и шестой бит y5 представляют собой самые слабые биты. На фиг. 12 и далее на фиг. 13-15 можно видеть, что в том, что касается битов символа для символов ортогональной модуляции, проявляется тенденция, состоящая в том, что бит более высокого порядка представляет собой сильный бит, и бит более низкого порядка представляет собой слабый бит. Здесь, как описано выше со ссылкой на фиг. 11, код LDPC, выводимый из блока 21 кодированияLDPC (фиг. 8) включает в себя кодовые биты, которые устойчивы к ошибкам, и кодовые биты, которые в меньшей степени устойчивы к ошибкам. В то же время, как описано выше со ссылкой на фиг. 12-15, биты символов для символов ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, включают в себя сильные биты и слабые биты. В соответствии с этим, если осуществляют отображение, состоящее в выделении кодового бита кода LDPC, имеющего низкую устойчивость к ошибке для слабого бита символа ортогональной модуляции, тогда устойчивость к ошибкам в целом понижается. Поэтому был предложен перемежитель, который выполняет перемежение кодовых битов для кодаLDPC, таким образом, что выполняют отображение, состоящее в выделении кодовых битов для кодаLDPC, которые имеет низкую устойчивость к ошибкам, на сильные биты символа ортогональной модуляции. Демультиплексор 25 по фиг. 8 осуществляет обработку перемежителя. В частности, в позиции А на фиг. 16 показан пример функциональной конфигурации демультиплексора 25. Демультиплексор 25 включает в себя запоминающее устройство 31 и блок 32 замены. В запоминающее устройство 31 подают код LDPC из блока 21 кодирования LDPC. Запоминающее устройство 31 имеет емкость сохранения, для сохранения mb битов в (горизонтальном) направлении строки и сохранения N/(mb) битов в (вертикальном) направлении столбца. Запоминающее устройство 31 записывает кодовые биты LDPC, подаваемые в него, в направлении столбца, и считывает кодовые биты в направлении строки и затем передает считанные кодовые биты в блок 32 замены. Здесь m представляет собой количество битов для кодовых битов LDPC, отображаемых на один символ, и b представляет собой заданное положительное целое число и представляет собой кратное число, используемое для умножения m на целое число. В то же время N (=длина K информации + длина М четности) представляет длину кода для кода LDPC, как описано выше. В позиции А на фиг. 16 показан пример конфигурации демультиплексора 25, в случае, когда система модуляции представляет собой 64QAM, и, соответственно, количество m битов кодовых битов LDPC,отображаемых на один символ, равно 6 битов. Кроме того, в позиции А на фиг. 16 кратное число b равно 1, и, соответственно, запоминающее устройство 31 имеет емкость сохранения N/(61)(61) битов в направлении столбцанаправлении строки. Здесь область сохранения запоминающего устройства 31, которая продолжается в направлении столбца и включает в себя один бит в направлении строки, ниже называется, соответственно, столбцом. В позиции А на фиг. 16 запоминающее устройство 31 включает в себя шесть (= 61) столбцов. Демультиплексор 25 выполняет запись кодовых битов для кода LDPC в направлении сверху вниз столбца, который формирует запоминающее устройство 31 (в направлении столбца), начиная со столбца в левой стороны в направлении столбца с правой стороны. Затем, если запись кодовых битов заканчивается самым нижним битом в самом правом столбце, тогда кодовые биты считывают и передают в блок 32 замены в виде модуля из 6 битов (mb битов) в направлении строки, начиная с первой строки для всех столбцов, которые образуют запоминающее устройство 31. Блок 32 замены осуществляет обработку замены, состоящую в замене положения кодовых битов из 6 битов из запоминающего устройства 31, и выводит эти 6 битов, полученных в результате замены, как 6 битов у 0, у 1, у 2 и у 3, y4 и y5 символов, которые представляют собой один символ 64QAM. В частности, если 6 кодовых битов, считанных в направлении строки из запоминающего устройства 31, представить как b0, b1, b2, b3, b4 и b5, в порядке от старшего значащего бита, тогда, исходя из взаимозависимости веса столбца, описанной выше со ссылкой на фиг. 11, кодовый бит, расположенный в направлении бита b0, представляет собой кодовый бит, имеющий высокую устойчивость к ошибке, в то время как кодовый бит в направлении бита b5 представляет собой кодовый бит с низкой устойчивостью к ошибке. Блок 32 замены выполняет обработку замены, состоящую в замене положения 6 кодовых битов b0 b5 из запоминающего устройства 31 таким образом, что кодовый бит, обладающий низкой устойчивостью к ошибке среди 6 кодовых битов b0-b5 из запоминающего устройства 31, может быть назначен биту,который имеет высокую устойчивость среди 6 битов у 0-y5, представляющих один символ 64QAM. Здесь, в качестве способа замены, для замены 6 кодовых битов b0-b5 из запоминающего устройства 31 так, чтобы они были назначены для 6 битов у 0-y5 символов, представляющих один символ 64QAM,были предложены различные системы. В позиции В на фиг. 16 В иллюстрируется первый способ замены; в позиции С на фиг. 16 иллюстрируется второй способ замены; и в позиции D на фиг. 16 иллюстрируется третий способ замены. В позиции В на фиг. 16 В - позиции D на фиг. 16 (также аналогично на фиг. 17, описанной ниже),сегмент линии, взаимно соединяющий биты bi и yj, обозначает, что кодовый бит bi назначают для бита yj символа (заменяют на положение бита yj). Что касается первого способа замены, предлагается принять один из трех видов способов замены показанных в позиции В на фиг. 16, и, в качестве второго способа замены предлагается принять один из двух видов способов замены по позиции С на фиг. 16. В качестве третьего способа замены предлагается выбрать и использовать шесть видов способов замены, показанных в позиции D на фиг. 16, по порядку. На фиг. 17 иллюстрируется пример конфигурации демультиплексора 25, в случае, в котором способ модуляции представляет собой 64QAM (соответственно, количество m битов кодовых битов LDPC, ото- 12021877 бражаемых на один символ, равно 6, аналогично показанному на фиг. 16), и кратное число b равно 2, и четвертый способ замены. В случае, когда кратное число b равно 2, запоминающее устройство 31 имеет емкость сохранения,равную N/(62) х (62) битов в направлении столбцанаправлении строки и включает в себя 12 (= 62) столбцов. В позиции А на фиг. 17 представлен порядок записи кода LDPC в запоминающее устройство 31. Демультиплексор 25 осуществляет запись кодовых битов для кода LDPC в направлении сверху вниз столбца, который формирует запоминающее устройство 31 (в направлении столбца), начиная со столбца с левой стороны, в направлении столбца с правой стороны, как описано выше со ссылкой на фиг. 16. Затем, если запись кодовых битов заканчивается самым нижним битом в самом правом столбце, тогда кодовые биты считывают и передают в блок 32 замены в модулях размером 12 битов (mb битов) в направлении строки, начиная с первой строки, для всех столбцов, которые формируют запоминающее устройство 31. Блок 32 замены выполняет обработку замены, состоящую в замене положения 12 кодовых битов из запоминающего устройства 31 в соответствии с четвертым способом замены, и выводит 12 битов, полученных в результате замены, как 12 битов, представляющих два символа (b символов) 64QAM, в частности, как 6 битов у 0, у 1, у 2 и у 3, y4 и y5 символов, представляющих один символ 64QAM и 6 битов у 0, у 1, у 2 и у 3, y4 и y5 символов, представляющих следующий один символ. Здесь, в позиции В на фиг. 17 иллюстрируется четвертый способ замены, состоящий в обработке замены, выполняемой блоком 32 замены, показанном в позиции А на фиг. 17. Следует отметить, что определение, какой способ замены является оптимальным, то есть, какой способ замены обеспечивает наилучшую частоту появления ошибок в канале передачи данных AWGN,зависит от скорости кодирования кода LDPC и т.д. Теперь, со ссылкой на фиг. 18-20, будет описан перемежитель 23 четности по фиг. 8. На фиг. 18 показана (часть) графа Таннера матрицы проверки на четность для кода LDPC. Если множество (соответствующих кодовых битов) переменных узлов, соединенных с узлом проверки, таким образом, что в двух переменных узлах наблюдаются ошибки, такие как одновременное уничтожение информации, как показано на фиг. 18, тогда узел проверки возвращает сообщение равной вероятности, представляющее, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу во всех переменных узлах, соединенных с узлом проверки. Поэтому, если множество переменных узлов, соединенных с одним и тем же узлом проверки, будут одновременно переведены в состояние уничтожения информации или тому подобное, то ухудшается характеристика декодирования. В частности, код LDPC, выводимый из блока кодирования LDPC по фиг. 8 и предписанный в соответствии со стандартом DVB-S.2, представляет собой код IRA, и матрица НT четности матрицы Н проверки на четность имеет лестничную структуру, как показано на фиг. 10. На фиг. 19 иллюстрируется матрица HT четности, имеющая лестничную структуру, и граф Таннера,соответствующий матрице HT четности. В частности, в позиции А на фиг. 19 иллюстрируется матрица HT четности, имеющая лестничную структуру, и в позиции В на фиг. 19 показан граф Таннера, соответствующий матрице Нт четности,представленной в позиции А на фиг. 19. В случае, когда матрица Нт четности имеет лестничную структуру, в графе Таннера матрицы HT четности переменные узлы кода LDPC, которые соответствуют столбцу элемента матрицы HT четности,имеющие значение 1, и все сообщение определено с использованием соседних кодовых битов (битов четности), соединены с одним и тем же проверочным узлом. В соответствии с этим, если соседние биты четности, описанные выше, переведены в состояние ошибки из-за пакетных ошибок, уничтожения данных или тому подобное, тогда, поскольку узел проверки, с которым соединено множество переменных узлов, соответствующих множеству битов четности, в которых возникала ошибка (переменные узлы, сообщение которых должно быть определено с использованием битов четности), возвращает сообщение равной вероятности, представляющее, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, могут быть равны друг другу, в переменные узлы, соединенные с узлом проверки, рабочие характеристики декодирования ухудшаются. Затем, когда длина пакета (количество битов, которые составляют ошибку в пакете) велика, характеристики декодирования дополнительно ухудшаются. Поэтому для предотвращения описанного выше ухудшения рабочих характеристик декодирования перемежитель 23 четности (фиг. 8) выполняет перемежение, состоящее в перемежении битов четности кода LDPC из блока 21 кодирования LDPC, в положения других битов четности. На фиг. 20 показана матрица HT четности, представляющая собой матрицу Н проверки на четность для кода LDPC после перемежения четности, выполненного с помощью перемежителя 23 четности по фиг. 8. Здесь информационная матрица HA для матрицы Н проверки на четность, соответствующей кодуLDPC, предписанная в соответствии со стандартом DVB-S.2 и выводимая из блока 21 кодированияLDPC, имеет циклическую структуру. Циклическая структура означает структуру, в которой определенный столбец совпадает с другим столбцом в состоянии циклической работы (поворот), и включает в себя, например, структуру, в которой для каждых Р столбцов положения со значением 1 в строках Р столбцов совпадают с положениями, в которые первый один из Р столбцов циклически сдвинут в направлении столбца на величину, которая увеличивается пропорционально значению q, полученному путем деления длины М четности. В дальнейшем, количество Р столбцов в циклической структуре соответственно называется числом модуля столбцов циклической структуры. В качестве кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из блока 21 кодированияLDPC, доступны два кода LDPC, включающие в себя коды с длиной N кода, равной 64 800 битов и 16 200 битов, как описано выше со ссылкой на фиг. 11. Теперь, если обратить внимание на код LDPC, длина N кода которого составляет 64 800 битов из двух разных кодов LDPC, с длиной N кода 64 800 битов и 16 200 битов, тогда доступны одиннадцать разных скоростей кодирования как скорости кодирования кода LDPC, с длиной N кода, равной 64 800 битов, как описано выше со ссылкой на фиг. 11. Что касается кодов LDPC с длиной N кода 64 800 битов и которые имеют одиннадцать разных скоростей кодирования, в стандарте DVB-S.2 предписано, что столбец с номером Р циклической структуры предписан для числа 360, которое представляет собой один из делителей длины М четности, за исключением 1 и М. Кроме того, что касается кодов LDPC, длина N кодов которых составляет 64 800 битов и которые имеют одиннадцать разных скоростей кодирования, длина М четности имеет значение, не содержащее простые числа, и представлена выражением М = qР = q360, использующее значение q, которое отличается, в зависимости от скорости кодирования. В соответствии с этим значение q также представляет собой один из делителей длины М четности, за исключением 1 и М, аналогично номеру Р столбца циклической структуры, и его получают путем деления длины М четности на номер Р столбца циклической структуры (произведение Р и q, которое представляет собой делители длины М четности, составляет длину М четности). В случае, когда длина информации представлена как К, и целое число больше 0, но меньше чем Р,представлено как х, в то время как целое число большее 0, но меньшее q, представлено как у, перемежитель 23 четности выполняет перемежение, как перемежение четности, K+qx+y+ 10-го кодового бита среди битов четности, которые составляют кодовые биты от K+1-го до K+М-го (K + М = N) LDPC из блока 21 кодирования LDPC, до положения K+Ру+х+1-го кодового бита. В соответствии с таким перемежением четности, поскольку биты четности (соответствующие битам четности) в переменных узлах, соединенных с одним узлом проверки, расположены на расстоянии, соответствующем числу Р столбцов циклической структуры, здесь на расстоянии 360 битов, где длина пакета меньше, чем 360 битов, можно предотвратить такую ситуацию, в которой множество переменных узлов,соединенных с одним и тем же проверочным узлом, одновременно становятся узлами с ошибкой. В результате, может быть улучшена устойчивость к пакетной ошибке. Следует отметить, что код LDPC после перемежения четности, в соответствии с которымK+qx+y+1-ый кодовый бит перемежают с положением K+Ру+х+1-го кодового бита, совпадает с кодомLDPC матрицы проверки на четность (ниже называется также матрицей преобразования проверки на четность), полученной в результате замены столбцов, состоящей в замене K+qx+y+1-го столбца исходной матрицы Н проверки на четность на K+Ру+х+1-ый столбец. Кроме того, в матрице четности матрицы преобразования проверки на четность, псевдоциклическая структура модуля которой составляет Р столбцов (на фиг. 20 360 столбцов), выглядит так, как показано на фиг. 20. Здесь, псевдоциклическая структура обозначает структуру, которая имеет участок, имеющий циклическую структуру, за исключением его части. В столбце преобразования проверки на четность, полученном путем применения замены столбца, соответствующей перемежению четности для матрицы проверки на четность кода LDPC, предписанного в стандарте DVB-S.2, на участке из 360 строк 360 столбцов (матрица сдвига, описанная ниже) в правом угловом участке не достает одного элемента 1 (который имеет значение 0). Поэтому матрица преобразования проверки на четность не имеет (полную) циклическую структуру, но имеет псевдоциклическую структуру. Следует отметить, что матрица преобразования проверки на четность по фиг. 20 представляет собой матрицу, в которой также применяют замену строк (замена строк), для построения матрицы преобразования проверки на четность из описанной ниже матрицы конфигурации, к исходной матрице Н проверки на четность, в дополнение к замене столбцов, которая соответствует перемежению четности. Теперь будет описано перемежение скручивания столбцов в качестве обработки изменения компоновки, с использованием перемежителя 24 скручивания столбцов по фиг. 8, со ссылкой на фиг. 21-24. В устройстве 11 передачи по фиг. 8 два или больше из кодовых битов для кода LDPC передают как один символ, как описано выше, для улучшения эффективности использования частот. В частности, на- 14021877 пример, в случае, когда 2 бита кодовых битов используют для формирования одного символа, в качестве способа модуляции используют, например, QPSK, но в случае, когда 4 бита кодовых битов используют для формирования одного символа, например, 16QAM используют как способ модуляции. В случае когда два или больше из кодовых битов передают как один символ таким образом, если уничтожение данных или подобное происходит для определенного символа, все из кодовых битов (назначенных для битов символа) этого символа становятся ошибкой (уничтожение данных). В соответствии с этим, для уменьшения вероятности того, что во множестве переменных узлов (кодовых битов, соответствующих переменным узлам), соединенных с одним и тем же узлом проверки, может одновременно возникнуть уничтожение данных, для улучшения рабочих характеристик декодирования необходимо исключить соединение переменных узлов, соответствующих кодовым битам одного символа, с одним и тем же узлом проверки. В то же время, в матрице Н проверки на четность кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из блока 21 кодирования LDPC, матрица НА информации имеет циклическую структуру, и матрица HT четности имеет лестничную структуру, как описано выше. Затем, в матрице проверки преобразования проверки на четность, которая представляет собой матрицу проверки на четность кода LDPC,после перемежения четности, циклическая структура (точнее, псевдоциклическая структура, как описано выше) проявляется также в матрице четности, как описано со ссылкой на фиг. 20. На фиг. 21 показана матрица преобразования проверки на четность. В частности, на фиг. 21 А иллюстрируется матрица преобразования проверки на четность для матрицы Н проверки на четность, которая имеет длину N кода, равную 64 800 битов, и скорость (r) кодирования, равную 3/4. На фиг. 21 А положение элемента, имеющего значение 1 в матрице преобразования проверки на четность, обозначено точкой . На фиг. 21 В процесс выполняют с помощью демультиплексора 25 (фиг. 8) для кода LDPC матрицы преобразования проверки на четность, показанной на фиг. 21 А, то есть, для кода LDPC после перемежения четности. На фиг. 21 В, кодовые биты LDPC после перемежения четности записывают в направлении столбцов в четырех столбцах, которые формируют запоминающее устройство 31 демультиплексора 25, используя 16QAM как способ модуляции. Кодовые биты, записанные в направлении столбцов в четырех столбцах, которые формируют запоминающее устройство 31, считывают в направлении строки в единицах по 4 бита, которые составляют один символ. В таком случае 4 кодовых бита В 0, В 1, В 2 и В 3, которые составляют один символ, иногда составляют кодовые биты, соответствующие 1, и включены в одну произвольную строку матрицы проверки на четность после преобразования, показанного на фиг. 21 А, и в этом случае переменные узлы, соответствующие кодовым битам В 0, B1, В 2 и В 3, соединены с одним и тем же узлом проверки. В соответствии с этим в случае, когда 4 кодовых бита В 0, В 1, В 2 и В 3 одного символа становятся кодовыми битами, соответствующими 1, и включены в одну произвольную строку матрицы преобразования проверки на четность, если происходит уничтожение данных в символе, тогда тот же узел проверки,с которым соединены переменные узлы, соответствующие кодовым битам В 0, В 1, В 2 и В 3, не может определить соответствующее сообщение. В результате, ухудшаются характеристики декодирования. Также, что касается других скоростей кодирования, кроме скорости кодирования 3/4, множество кодовых битов, соответствующих множеству переменных узлов, подключенных к одному и тому же узлу проверки, аналогично, иногда составляют один символ 16QAM. Поэтому перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов, в котором кодовые биты для кода LDPC после перемежения четности из перемежителя 23 четности перемежают таким образом, что множество кодовых битов, соответствующих 1, включенных в одну произвольную строку матрицы преобразования проверки на четность, не включены в один символ. На фиг. 22 показан вид, иллюстрирующий перемежение скручивания столбцов. В частности, на фиг. 22 иллюстрируется запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25. Запоминающее устройство 31 имеет емкость сохранения для сохранения mb битов в направлении столбцов (вертикальном направлении) и сохраняет N/(mb) битов в направлении строки (в горизонтальном направлении) и включает в себя mb столбцов, как описано на фиг. 16. Затем перемежитель 24 скручивания столбцов записывает кодовые биты для кода LDPC в направлении столбцов в запоминающее устройство 31 и управляет начальным положением записи, когда кодовые биты считывают в направлении строки, для выполнения перемежения скручивания столбцов. В частности, перемежитель 24 скручивания столбцов соответствующим образом изменяет начальное положение записи, в котором должна быть начата запись кодовых битов для каждого из множества столбцов таким образом, что множество кодовых битов, считанных в направлении строки, используемых для составления одного символа, могут не стать кодовыми битами, соответствующими 1, и включены в одну произвольную строку матрицы преобразования проверки на четность (изменяет конфигурацию ко- 15021877 довых битов для кода LDPC таким образом, что множество кодовых битов, соответствующих 1 и включенных в одну произвольную строку матрицы проверки на четность, могут не быть включены в один и тот же символ). Здесь на фиг. 22 показан пример конфигурации запоминающего устройства 31, когда способ модуляции представляет собой 16QAM и, кроме того, кратное число b, описанное выше со ссылкой на фиг. 16, равно 1. В соответствии с этим, количество m битов кодовых битов для кода LDPC, составляющих один символ, равно 4 битам, и запоминающее устройство 31 сформировано из четырех (= mb) столбцов. Перемежитель 24 скручивания столбцов (вместо демультиплексора 25, показанного на фиг. 16),осуществляет запись кодовых битов для кода LDPC в направлении сверху вниз (направление столбца) в четырех столбцах, которые формируют запоминающее устройство 31, начиная со столбца с левой стороны в направлении столбцов с правой стороны. Затем, когда запись кодовых битов заканчивается в самом правом столбце, перемежитель 24 скручивания столбцов считывает кодовые биты в модуле по 4 бита (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые формируют запоминающее устройство 31, и выводит эти кодовые биты, как код LDPC, после перемежения скручивания столбцов в блок 32 замены (фиг. 16 и 17) демультиплексора 25. Однако если адрес головного (самого верхнего) положения каждого столбца будет представлен как 0, и адреса положений в направлении столбцов будут представлены целыми числами в порядке возрастания, тогда перемежитель 24 скручивания столбцов устанавливает для самого левого столбца положение начала записи для положения с адресом 0; устанавливает для второго столбца (слева) положение начала записи как положение с адресом 2; устанавливает для третьего столбца положение начала записи в положение с адресом 4; и устанавливает для четвертого столбца положение начала записи в положение с адресом 7. Следует отметить, что в том, что касается столбцов, для которых начальное положение записи представляет собой любое другое положение, кроме положения с адресом 0, после того, как кодовые биты будут записаны в самом нижнем положении, положение записи возвращается вверх (положение с адресом 0), и выполняют запись вплоть до положения, непосредственно предшествующего начальному положению записи. После этого выполняют запись в следующий (правый) столбец. В результате выполнения такого перемежения скручивания столбцов, как описано выше, такая ситуация, в которой множество кодовых битов, соответствующих множеству переменных узлов, соединенных с одним и тем же узлом проверки, состоят из одного символа 16QAM (включены в тот же символ) для кодов LDPC со всеми скоростями кодирования, с длиной N кода равной 64 800, как предписано в соответствии со стандартом DVB-S.2, может быть предотвращена, и, в результате, могут быть улучшены рабочие характеристики декодирования в канале передачи данных, в котором происходит уничтожение информации. На фиг. 23 иллюстрируется количество столбцов запоминающего устройства 31, необходимых для перемежения скручивания столбцов, и адрес начального положения записи для каждого способа модуляции для кодов LDPC для одиннадцати разных скоростей кодирования, имеющих длину N кода 64 800,как предписано в соответствии со стандартом DVB-S.2. В качестве способа замены, предназначенного для обработки замены, выполняемой демультиплексором 25 (фиг. 8), применяют один из первого-третьего способов замены по фиг. 16, и, кроме того, в случае, когда QPSK принят как способ модуляции, количество m битов для одного символа составляет 2 бита, и кратное число b равно 1. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет два столбца для сохранения 21 (=mb) битов в направлении строки и сохраняет 64 800/(21) битов в направлении столбца. Тогда, исходное положение записи для первого из двух столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, и исходное положение записи для второго столбца устанавливают в положение с адресом 2. Кроме того, в случае, когда четвертый способ замены по фиг. 17 принят как способ замены для процесса замены демультиплексора 25 (фиг. 8) и, кроме того, QPSK принят как способ модуляции, количество m битов одного символа составляет 2 бита, и кратное число b равно 2. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет четыре столбца для сохранения 22 битов в направлении строки и сохраняет 64 800 /(22) бита в направлении столбца. Тогда исходное положение записи для первого столбца среди четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 2; исходное положение записи для третьего столбца устанавливают в положение с адресом 4; и исходное положение записи для четвертого столбца устанавливают в положение с адресом 7. Кроме того, в случае, когда один из первого - третьего способов замены по фиг. 16 принят как способ замены для процесса замены демультиплексора 25 (фиг. 8) и, кроме того, 16QAM принят как способ модуляции, количество m битов одного символа составляет 4 бита, и кратное число b равно 1. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет четыре столбца для сохранения 41 битов в направлении строки и сохраняет 64 800/(41) битов в направлении столбца. Затем исходное положение записи для первого столбца среди четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 2; исходное положение записи для третьего столбца устанавливают в положение с адресом 4; и исходное положение записи для четвертого столбца устанавливают в положение с адресом 7. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 16QAM принят как способ модуляции, количествоm битов одного символа составляет 4 бита, и кратное число b равняется 2. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет восемь столбцов для сохранения 42 битов в направлении строки и сохраняет 64 800/(42) битов в направлении столбцов. Тогда, исходное положение записи для первого столбца среди восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4, исходное положение записи для пятого столбца устанавливают в положение с адресом 4; исходное положение записи для шестого столбца устанавливают в положение с адресом 5; исходное положение записи для седьмого столбца устанавливают в положение с адресом 7; и исходное положение записи для восьмого столбца устанавливают в положение с адресом 7. Кроме того, в случае, когда один из первого-третьего способов замены по фиг. 16, принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и, кроме того, 64QAM принимают как способ модуляции, количество m битов одного символа составляет 6 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет шесть столбцов для сохранения 61 битов в направлении строки и содержит 64 800/(61) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди шести столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 2; исходное положение записи для третьего столбца устанавливают в положение с адресом 5; исходное положение записи для четвертого столбца устанавливают в положение с адресом 9; исходное положение записи для пятого столбца устанавливают в положение с адресом 10; и исходное положение записи для шестого столбца устанавливают в положение с адресом 13. Кроме того, в случае когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 64QAM принимают как способ модуляции, количество m битов одного символа составляет 6 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 62 битов в направлении строки и содержит 64 800 /(62) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 2; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 3; исходное положение записи для шестого столбца устанавливают в положение с адресом 4; исходное положение записи для седьмого столбца устанавливают в положение с адресом 4; исходное положение записи для восьмого столбца устанавливают в положение с адресом 5; исходное положение записи для девятого столбца устанавливают в положение с адресом 5; исходное положение записи для десятого столбца устанавливают в положение с адресом 7; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 8; и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 9. Кроме того, когда один из первого - третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 256QAM принимают как способ модуляции, количество m битов одного символа составляет 8 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет восемь столбцов для сохранения 81 битов в направлении строки и содержит 64 800 / (81) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 2; исходное положение записи для четвертого столбца устанавливают в положение с адресом 4; исходное положение записи для пятого столбца устанавливают в положение с адресом 4; исходное положение записи для шестого столбца устанавливают в положение с адресом 5; исходное положение записи для седьмого столбца устанавливают в положение с адресом 7; и исходное положение записи для восьмого столбца устанавливают в положение с адресом 7. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 256QAM принимают как способ модуляции, количество m битов одного символа составляет 8 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет 16 столбцов для сохранения 82 битов в направлении строки и содержит 64 800 /(82) битов в направлении столбца. Тогда,исходное положение записи для первого столбца среди 16 столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 2; исходное положение записи для третьего столбца устанавливают в положение с адресом 2; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 2; исходное положение записи для шестого столбца устанавливают в положение с адресом 3; исходное положение записи для седьмого столбца устанавливают в положение с адресом 7; исходное положение записи для восьмого столбца устанавливают в положение с адресом 15; исходное положение записи для девятого столбца устанавливают в положение с адресом 16; исходное положение записи для десятого столбца устанавливают в положение с адресом 20; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 22; исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 22; исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 27; исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 27; исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 28; и исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 32. Кроме того, когда один из первого- третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 1024QAM принимают как способ модуляции, количество m битов одного символа составляет 10 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет десять столбцов для сохранения 101 битов в направлении строки и содержит 64 800 /(101) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди десяти столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 3; исходное положение записи для третьего столбца устанавливают в положение с адресом 6; исходное положение записи для четвертого столбца устанавливают в положение с адресом 8; исходное положение записи для пятого столбца устанавливают в положение с адресом 11; исходное положение записи для шестого столбца устанавливают в положение с адресом 13; исходное положение записи для седьмого столбца устанавливают в положение с адресом 15; исходное положение записи для восьмого столбца устанавливают в положение с адресом 17; исходное положение записи для девятого столбца устанавливают в положение с адресом 18; и исходное положение записи для десятого столбца устанавливают в положение с адресом 20. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 1024QAM принимают как способ модуляции, количество m битов одного символа составляет 10 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет 20 столбцов для сохранения 102 битов в направлении строки и содержит 64 800 /(102) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди 20 столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 1; исходное положение записи для третьего столбца устанавливают в положение с адресом 3; исходное положение записи для четвертого столбца устанавливают в положение с адресом 4; исходное положение записи для пятого столбца устанавливают в положение с адресом 5; исходное положение записи для шестого столбца устанавливают в положение с адресом 6; исходное положение записи для седьмого столбца устанавливают в положение с адресом 6; исходное положение записи для восьмого столбца устанавливают в положение с адресом 9; исходное положение записи для девятого столбца устанавливают в положение с адресом 13; исходное положение записи для десятого столбца устанавливают в положение с адресом 14; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 14; исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 16; исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 21; исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 21; исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 23; исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 25; исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 25; исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 26; исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 28; и исходное положение записи для двадцатого столбца устанавливают в положение с адресом 30. Кроме того, когда один из первого-третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 4096QAM принимают как способ модуляции, количество m битов одного символа составляет 12 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет 12 столбцов для сохранения 121 битов в направлении строки и содержит 64 800 / (121) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 2; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 3; исходное положение записи для шестого столбца устанавливают в положение с адресом 4; исходное положение записи для седьмого столбца устанавливают в положение с адресом 4; исходное положение записи для восьмого столбца устанавливают в положение с адресом 5; исходное положение записи для девятого столбца устанавливают в положение с адресом 5; исходное положение записи для десятого столбца устанавливают в положение с адресом 7; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 8; и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 9. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 4096QAM принимают как способ модуляции, количество m битов одного символа составляет 12 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 23, запоминающее устройство 31 имеет 24 столбца для сохранения 122 битов в направлении строки и содержит 64 800 / (122) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди 24 столбцов запоминающее устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 5; исходное положение записи для третьего столбца устанавливают в положение с адресом 8; исходное положение записи для четвертого столбца устанавливают в положение с адресом 8; исходное положение записи для пятого столбца устанавливают в положение с адресом 8; исходное положение записи для шестого столбца устанавливают в положение с адресом 8; исходное положение записи для седьмого столбца устанавливают в положение с адресом 10; исходное положение записи для восьмого столбца устанавливают в положение с адресом 10; исходное положение записи для девятого столбца устанавливают в положение с адресом 10; исходное положение записи для десятого столбца устанавливают в положение с адресом 12; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 13; исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 16; исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 17; исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 19; исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 21; исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 22; исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 23; исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 26; исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 37; исходное положение записи для двадцатого столбца устанавливают в положение с адресом 39; исходное положение записи для 21-го столбца устанавливают в положение с адресом 40; исходное положение записи для 22-го столбца устанавливают в положение с адресом 41; исходное положение записи для 23-го столбца устанавливают в положение с адресом 41; и исходное положение записи для 24-го столбца устанавливают в положение с адресом 41. На фиг. 24 показано количество столбцов запоминающего устройства 31, необходимое для перемежения скручивания столбцов, и адрес исходного положения записи для каждого способа модуляции для кодов LDPC с 10 разными скоростями кодирования, имеющими длину N кода 16 200, как предписано в соответствии со стандартом DVB-S.2. В качестве способа замены для обработки замены демультиплексора 25 (фиг. 8), принимают один из первого - третьего способов замены по фиг. 16, и, кроме того, когда QPSK принимают как способ модуляции, количество m битов одного символа составляет 2 бита, и кратное число b равно 1. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет два столбца для сохранения 21 битов в направлении строки и содержит 16 200 / (21) битов в направлении столбца. Тогда,исходное положение записи для первого из двух столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, и исходное положение записи для второго столбца устанавливают в положение с адресом 0. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и, кроме того, когда QPSK принимают как способ модуляции,количество m битов одного символа составляет 2 бита, и кратное число b равно 2. В этом случае, в соответствии с фиг. 24 запоминающее устройство 31 имеет четыре столбца для со- 19021877 хранения 22 битов в направлении строки и содержит 16 200 /(22) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди четырех столбцов запоминающго устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 2; исходное положение записи для третьего столбца устанавливают в положение с адресом 3; и исходное положение записи для четвертого столбца устанавливают в положение с адресом 3. Кроме того, когда один из первого-третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 16QAM принимают как способ модуляции, количество m битов одного символа составляет 4 бита и кратное число b равно 1. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет четыре столбца для сохранения 41 битов в направлении строки и содержит 16 200 / (41) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди четырех столбцов запоминающго устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 2; исходное положение записи для третьего столбца устанавливают в положение с адресом 3; и исходное положение записи для четвертого столбца устанавливают в положение с адресом 3. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 16QAM принимают как способ модуляции, количество m битов одного символа составляет 4 бита, и кратное число b равно 2. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет восемь столбцов для сохранения 42 битов в направлении строки и содержит 16 200 /(42) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 0; исходное положение записи для четвертого столбца устанавливают в положение с адресом 1; исходное положение записи для пятого столбца устанавливают в положение с адресом 7; исходное положение записи для шестого столбца устанавливают в положение с адресом 20; исходное положение записи для седьмого столбца устанавливают в положение с адресом 20; и исходное положение записи для восьмого столбца устанавливают в положение с адресом 21. Кроме того, когда один из первого - третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 64QAM принимают как способ модуляции, количество m битов одного символа составляет 6 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет шесть столбцов для сохранения 61 битов в направлении строки и содержит 16 200 / (61) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди шести столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 2; исходное положение записи для четвертого столбца устанавливают в положение с адресом 3; исходное положение записи для пятого столбца устанавливают в положение с адресом 7; и исходное положение записи для шестого столбца устанавливают в положение с адресом 7. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 64QAM принимают как способ модуляции, количество m битов одного символа составляет 6 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 62 битов в направлении строки и содержит 16 200 / (62) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 0; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 2; исходное положение записи для шестого столбца устанавливают в положение с адресом 2; исходное положение записи для седьмого столбца устанавливают в положение с адресом 3; исходное положение записи для восьмого столбца устанавливают в положение с адресом 3; исходное положение записи для девятого столбца устанавливают в положение с адресом 3; исходное положение записи для десятого столбца устанавливают в положение с адресом 6; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 7; и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 7. Кроме того, когда один из первого-третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 256QAM принимают как способ модуляции, количество m битов одного символа составляет 8 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет восемь столбцов для сохранения 81 битов в направлении строки и содержит 16 200 / (81) битов в направлении столбца. Тогда, исходное положение записи для первого столбца среди восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 0; исходное положение записи для четвертого столбца устанавливают в положение с адресом 1; исходное положение записи для пятого столбца устанавливают в положение с адресом 7; исходное положение записи для шестого столбца устанавливают в положение с адресом 20; исходное положение записи для седьмого столбца устанавливают в положение с адресом 20; и исходное положение записи для восьмого столбца устанавливают в положение с адресом 21. Кроме того, когда один из первого-третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 1024QAM принимают как способ модуляции, количество m битов одного символа составляет 10 битов и кратное число b равно 1. В этом случае, в соответствии с фиг. 24 запоминающее устройство 31 имеет 10 столбцов для сохранения 101 битов в направлении строки и содержит 16 200 / (101) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди десяти столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 1; исходное положение записи для третьего столбца устанавливают в положение с адресом 2; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 3; исходное положение записи для шестого столбца устанавливают в положение с адресом 3; исходное положение записи для седьмого столбца устанавливают в положение с адресом 4; исходное положение записи для восьмого столбца устанавливают в положение с адресом 4; исходное положение записи для девятого столбца устанавливают в положение с адресом 5; и исходное положение записи для десятого столбца устанавливают в положение с адресом 7. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 1024QAM принимают как способ модуляции, количество m битов одного символа составляет 10 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 24 запоминающее устройство 31 имеет 20 столбцов для сохранения 102 битов в направлении строки и содержит 16 200 /(102) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди 20 столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 0; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 2; исходное положение записи для шестого столбца устанавливают в положение с адресом 2; исходное положение записи для седьмого столбца устанавливают в положение с адресом 2; исходное положение записи для восьмого столбца устанавливают в положение с адресом 2; исходное положение записи для девятого столбца устанавливают в положение с адресом 5; исходное положение записи для десятого столбца устанавливают в положение с адресом 5; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 5; исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 5; исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 5; исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 7; исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 7; исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 7; исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 7; исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 8; исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 8; и исходное положение записи для двадцатого столбца устанавливают в положение с адресом 10. Кроме того, когда один из первого-третьего способов замены по фиг. 16 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 4096QAM принимают как способ модуляции, количество m битов одного символа составляет 12 битов, и кратное число b равно 1. В этом случае, в соответствии с фиг. 24 запоминающее устройство 31 имеет 12 столбцов для сохранения 121 битов в направлении строки и содержит 16 200 / (121) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 0; исходное положение записи для четвертого столбца устанавливают в положение с адресом 2; исходное положение записи для пятого столбца устанавливают в положение с адресом 2; исходное положение записи для шестого столбца устанавливают в положение с адресом 2; исходное положение записи для седьмого столбца устанавливают в положение с адресом 3; исходное положение записи для восьмого столбца устанавливают в положение с адресом 3; исходное положение записи для девятого столбца устанавливают в положение с адресом 3; исходное положение записи для десятого столбца устанавливают в положение с адресом 6; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 7; и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 7. Кроме того, когда четвертый способ замены по фиг. 17 принимают как способ замены для обработки замены демультиплексора 25 (фиг. 8), и кроме того 4096QAM принимают как способ модуляции, количество m битов одного символа составляет 12 битов, и кратное число b равно 2. В этом случае, в соответствии с фиг. 24, запоминающее устройство 31 имеет 24 столбца для сохранения 122 битов в направлении строки и содержит 16 200 / (122) битов в направлении столбца. Тогда исходное положение записи для первого столбца среди 24 столбцов запоминающее устройства 31 устанавливают в положение с адресом 0; исходное положение записи для второго столбца устанавливают в положение с адресом 0; исходное положение записи для третьего столбца устанавливают в положение с адресом 0; исходное положение записи для четвертого столбца устанавливают в положение с адресом 0; исходное положение записи для пятого столбца устанавливают в положение с адресом 0; исходное положение записи для шестого столбца устанавливают в положение с адресом 0; исходное положение записи для седьмого столбца устанавливают в положение с адресом 0; исходное положение записи для восьмого столбца устанавливают в положение с адресом 1; исходное положение записи для девятого столбца устанавливают в положение с адресом 1; исходное положение записи для десятого столбца устанавливают в положение с адресом 1; исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 2; исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 2; исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 2; исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 3; исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 7; исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 9; исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 9; исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 9; исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 10; исходное положение записи для двадцатого столбца устанавливают в положение с адресом 10; исходное положение записи для 21-го столбца устанавливают в положение с адресом 10; исходное положение записи для 22-го столбца устанавливают в положение с адресом 10; исходное положение записи для 23-го столбца устанавливают в положение с адресом 10; и исходное положение записи для 24-го столбца устанавливают в положение с адресом 11. Далее будет описана обработка передачи, выполняемая устройством 11 передачи по фиг. 8, со ссылкой на блок-схему последовательности операций по фиг. 25. Блок 21 кодирования LDPC ожидает, когда данные объекта будут переданы в него, и на этапе S101 кодирует данные объекта в коды LDPC, и передает эти коды LDCP в перемежитель 22 битов. После этого обработка переходит на этап S102. На этапе S102 перемежитель 22 битов выполняет перемежение битов для кодов LDPC из блока 21 кодирования LDPC и подает в блок 26 отображения коды LDPC после перемежения. После этого обработка переходит на этап S103. В частности, на этапе S102 перемежитель 23 четности в перемежителе 22 битов выполняет перемежение четности для кодов LDPC из блока 21 кодирования LDPC, и подает эти коды LDPC после перемежения четности в перемежитель 24 скручивания столбцов. Перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов для кодовLDPC, полученных из перемежителя 23 четности, и затем демультиплексор 25 выполняет обработку замены для кодов LDPC после перемежения скручивания столбцов, выполненного перемежителем 24 скручивания столбцов. Затем коды LDPC после обработки замены подают из демультиплексора 25 в блок 26 отображения. На этапе S103 блок 26 отображения отображает m кодовых битов кодов LDPC, полученных из демультиплексора 25, на символы, представленные точками сигнала, определенные в соответствии со способом ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, и подает отображенные кодовые биты в блок 27 ортогональной модуляции. Затем обработка переходит на этап S104. На этапе S104 блок 27 ортогональной модуляции выполняет ортогональную модуляцию несущей в соответствии с точками сигнала из блока 26 отображения. Затем обработка переходит на этап S105, на котором передают сигнал модуляции, полученный в результате ортогональной модуляции, после чего обработка заканчивается. Следует отметить, что процесс передачи, показанный на фиг. 25, осуществляют с помощью магистрального канала передачи данных, соответственно. В результате выполнения перемежения четности и перемежения скручивания столбцов, как описано выше, может быть улучшена устойчивость к удалению информации или пакетным ошибкам, в случае,когда множество кодовых битов для кодов LDPC передают как один символ. Здесь, в то время как на фиг. 8 перемежитель 23 четности, который представляет собой блок для выполнения перемежения четности, и перемежитель 24 скручивания столбцов, который представляет собой блок для выполнения перемежения скручивания столбцов, сконфигурированы отдельно друг от друга для удобства описания, перемежитель 23 четности и перемежитель 24 скручивания столбцов в другом случае могут быть выполнены интегрально друг с другом. В частности, как перемежение четности, так и перемежение скручивания столбцов могут осуществляться путем записи и считывания кодовых битов в и из запоминающего устройства и могут быть представлены матрицей для преобразования адресов (адресов записи), в которые должна быть выполнена запись кодовых битов, в адреса (адреса считывания), из которых должно быть выполнено считывание кодовых битов. В соответствии с этим, если матрица, полученная в результате умножения матрицы, представляющей перемежение четности, и матрицы, представляющей перемежение скручивания столбцов, будет заранее определена, тогда, если матрицу используют для преобразования кодовых битов, может быть получен результат, когда выполняют перемежение четности и затем выполняют перемежение скручивания столбцов для кодов LDPC после перемежения четности. Кроме того, в дополнение к перемежителю 23 четности и перемежителю 24 скручивания столбцов,также интегрально с ними может быть выполнен демультиплексор 25. В частности, обработка замены, выполняемая демультиплексором 25, также может быть представлена матрицей для преобразования адреса записи запоминающего устройства 31 для сохранения кодаLDPC по адресу считывания. В соответствии с этим, если матрицу, полученную в результате умножения матрицы, представляющей перемежение четности, другую матрицу, представляющую перемежение скручивания столбцов, и дополнительную матрицу, представляющую обработку замены, определяют заранее, тогда перемежение четности, перемежение скручивания столбцов и процесс замены могут быть выполнены совместно этой определенной матрицей. Следует отметить, что возможно выполнять только одно из или ни одно из перемежения четности и перемежения скручивания столбцов. Теперь со ссылкой на фиг. 26-28 будет описано моделирование, выполненное в отношении устройства 11 передачи по фиг. 8 для измерения частоты ошибок (частота ошибки битов). Моделирование выполняли, используя канал передачи данных, который имеет частотное дрожание с отношением D/U 0 дБ. На фиг. 26 показана модель канала передачи данных, принятого при моделировании. В частности, в позиции А на фиг. 26 показана модель частотного дрожания, принятая при моделировании. В то же время в позиции В на фиг. 26 показана модель канала передачи данных, который имеет частотное дрожание, представленное моделью в позиции А на фиг. 26. Следует отметить, что в позиции В на фиг. 26 Н представляет модель частотного дрожания в соответствии с позицией А на фиг. 26. Кроме того, в позиции В на фиг. 26 N представляет ICI (взаимная помеха между несущими), и во время моделирования ожидаемое значение E[N2] мощности было аппроксимировано по AWGN. На фиг. 27 и 28 иллюстрируется взаимосвязь между частотой ошибок, полученной в результате моделирования, и допплеровской частотой fd для частотного дрожания. Следует отметить, что на фиг. 27 иллюстрируется взаимосвязь между частотой ошибок и допплеровской частотой fd, где способ модуляции представляет собой 16QAM и скорость (r) кодирования равна(3/4), и, кроме того, способ замены представляет собой первый способ замены. В то же время на фиг. 28 иллюстрируется взаимосвязь между частотой ошибок и допплеровской частотой fd, когда способ модуляции представляет собой 64QAM и скорость кодирования (r) равна (5/6), и, кроме того, способ замены представляет собой первый способ замены. Кроме того, на фиг. 27 и 28 толстой кривой линией обозначена взаимосвязь между частотой ошибок и допплеровской частотой fd, в случае, когда выполняют все из перемежения четности, перемежения скручивания столбцов и процесса замены, и тонкая кривая линия обозначает взаимосвязь между частотой ошибок и допплеровской частотой fd, в случае, когда выполняют процесс только замены из перемежения четности, перемежения скручивания столбцов и процесса замены. На обеих фиг. 27 и 28 можно видеть, что частота ошибок улучшается (снижается), в случае, когда выполняют все из перемежения четности, перемежения скручивания столбцов и процесса замены, по сравнению со случаем, когда выполняют только процесс замены. На фиг. 29 показана блок-схема, представляющая пример конфигурации устройства 12 приема по фиг. 7. Как показано на фиг. 29, устройство 12 приема представляет собой устройство обработки данных для приема сигнала модуляции из устройства 11 передачи (фиг. 7) и включает в себя блок 51 ортогональной демодуляции, блок 52 обратного отображения, обратный перемежитель 53 и блок 56 декодированияLDPC. Блок 51 ортогональной демодуляции принимает сигнал модуляции из устройства 11 передачи и осуществляет ортогональную демодуляцию, и затем подает символы, полученные как результат ортогональной демодуляции (значения на осях I и Q) в блок 52 обратного отображения. Блок 52 обратного отображения выполняет обратное отображение, состоящее в преобразовании символов из блока 51 ортогональной демодуляции в кодовые биты LDPC так, чтобы они стали символически выраженными символами, и подает эти кодовые биты в обратный перемежитель 53. Обратный перемежитель 53 включает в себя мультиплексор (MUX) 54 и обратный перемежитель 55 скручивания столбцов и выполняет обратное перемежение для кодовых битов кода LDPC из блока 52 обратного отображения. В частности, мультиплексор 54 выполняет обработку обратной замены (обработку обратную для обработки замены), которая соответствует обработке замены, выполняемой демультиплексором 25 по фиг. 8, для кодов LDPC из блока 52 обратного отображения, то есть, обработку, обратную замене, состоящую в возврате в исходное положение положений кодовых битов (битов символов) кодов LDPC,замена которых была выполнена в процессе замены. Затем мультиплексор 54 подает код LDPC, полученный в результате процесса обратной замены, в обратный перемежитель 55 скручивания столбцов. Обратный перемежитель 55 со скручиванием столбцом выполняет обратное перемежение скручивания столбцов (обработка, обратная перемежению скручивания столбцов), которая соответствует перемежению скручивания столбцов, в качестве обработки изменения компоновки, выполняемой перемежителем 24 скручивания столбцов, показанным на фиг. 8, то есть, например, обратное перемежение скручивания столбцов, как обратная функция для обработки изменения компоновки, состоящая в возврате в исходную компоновку компоновки кодовых битов для кода LDPC, компоновка которых была изменена в результате перемежения скручивания столбцов, использовавшегося как обработка изменения компоновки для кода LDPC из мультиплексора 54. В частности, обратный перемежитель 55 скручивания столбцов выполняет обратное перемежение скручивания столбцов путем записи кодовых битов для кода LDPC в и считывания записанных кодовых битов из запоминающего устройства для обратного перемежения, при этом запоминающее устройство имеет конфигурацию, аналогичную запоминающему устройству 31, показанному на фиг. 22, и т.д. Следует отметить, что в обратном перемежителе 55 скручивания столбцов, запись кодовых битов выполняют в направлении строки запоминающего устройства для обратного перемежения, используя адреса считывания, после считывания кодов из запоминающего устройства 31 как адреса записи. В то же время считывание кодовых битов выполняют в направлении столбцов запоминающего устройства для обратного перемежения, используя адреса записи, после записи кодовых битов в запоминающее устройство 31, как адреса считывания. Коды LDPC, полученные в результате перемежения скручивания столбцов, подают из обратного перемежителя 55 скручивания столбцов в блок 56 декодирования LDPC. Здесь в то время как код LDPC, подаваемый из блока 52 обратного перемежения в обратный перемежитель 53, был получен в результате перемежения четности, перемежения со скручивания столбцов и процесса замены, выполненных в отношении него в указанном порядке, обратный перемежитель 53 выполняет только процесс обратной замены, соответствующий процессу замены и обратного перемежения скручивания столбцов, соответствующего перемежению скручивания столбцов. В соответствии с этим не осуществляется обратное перемежение четности в исходную компоновку, соответствующее перемежению четности (процесс, обратный перемежению четности), то есть, обратное перемежение, возвращающее компоновку кодовых битов для кода LDPC, компоновка которого была изменена перемежением четности. В соответствии с этим код LDPC, для которого были выполнены процесс обратной замены и обратное перемежение скручивания столбцов, но обратное перемежение четности не было выполнено, подают из (обратного перемежителя 55 скручивания столбцов) обратного перемежителя 53 в блок 56 декодирования LDPC. Блок 56 декодирования LDPC выполняет декодирование LDPC кода LDPC, полученного из обратного перемежителя 53, используя матрицу преобразования проверки на четность, полученную в результате выполнения, по меньшей мере, замены столбцов, соответствующей перемежению четности, для матрицы Н проверки на четность, используемой для кодирования LDPC в блоке 21 кодирования LDPC по фиг. 8, и выводит данные, полученные в результате декодирования LDPC, как результат декодирования данных объекта. На фиг. 30 показана блок-схема последовательности операций, иллюстрирующая процесс приема,осуществляемый устройством 12 приема по фиг. 70. Блок 51 ортогональной демодуляции принимает сигнал модуляции из устройства 11 передачи на этапе S111. Затем обработка переходит на этап S112, на котором блок 51 ортогональной демодуляции выполняет ортогональную демодуляцию сигнала модуляции. Блок 51 ортогональной демодуляции подает точки сигнала, полученные в результате ортогональной демодуляции, в блок 52 обратного отображения, после чего обработка переходит с этапа S112 на этап S113. На этапе S113 блок 52 обратного отображения выполняет обратное отображение, состоящее в преобразовании символов, из блока 51 ортогональной демодуляции в кодовые биты кода LDPC, и подает кодовые биты в обратный перемежитель 53, после чего обработка переходит на этап S114. На этапе S114 обратный перемежитель 53 выполняет обратное перемежение кодовых битов кодаLDPC из блока 52 обратного перемежения, после чего обработка переходит на этап S115. В частности, на этапе S114 мультиплексор 54 в обратном перемежителе 53 выполняет процесс обратной замены для кода LDPC из блока 52 обратного перемежения и подает код LDPC, полученный в результате обработки обратной замены, в обратный перемежитель 55 скручивания столбцов. Обратный перемежитель 55 скручивания столбцов осуществляет обратное перемежение скручивания столбцов для кода LDPC из мультиплексора 54, и подает код LDPC, полученный в результате обратного перемежения скручивания столбцов, в блок 56 декодирования LDPC. На этапе S115 блок 56 декодирования LDPC выполняет декодирование LDPC для кода LDPC из обратного перемежителя 55 скручивания столбцов, используя матрицу преобразования проверки на четность, полученную в результате осуществления, по меньшей мере, замены столбцов, соответствующей перемежению четности для матрицы Н проверки на четность, используемой для кодирования LDPC блоком 21 кодирования LDPC по фиг. 8, и выводит данные, полученные в результат декодирования LDPC,как результат декодирования данных объекта. После этого обработка заканчивается. Следует отметить, что процесс приема по фиг. 30 осуществляется многократно с повторением. Также на фиг. 29 мультиплексор 54 для выполнения процесса обратной замены и обратный перемежитель 55 скручивания столбцов, предназначенный для выполнения обратного перемежения скручивания столбцов, выполнены отдельно друг от друга для удобства описания, аналогично случаю, показанному на фиг. 8. Однако мультиплексор 54 и обратный перемежитель 55 скручивания столбцов могут быть выполнены интегрально друг с другом. Кроме того, когда устройство 11 передачи по фиг. 8 не выполняет перемежение скручивания столбцов, нет необходимости обеспечивать обратный перемежитель 55 скручивания столбцов в устройстве 12 приема по фиг. 29. Теперь будет дополнительно описано декодирование LDPC, выполняемое с помощью блока 56 декодирования LDPC по фиг. 29. Блок 56 декодирования LDPC по фиг. 29 выполняет декодирование LDPC кода LDPC, для которого были выполнены процесс обратной замены и обратное перемежение скручивания столбцов, но обратное перемежение четности не было выполнено, из обратного перемежителя 55 скручивания столбцов, как описано выше, используя матрицу преобразования проверки на четность, полученную в результате осуществления, по меньшей мере, замены столбцов, в соответствии с перемежением четности для матрицы Н проверки на четность, используемой для кодирования LDPC с помощью блока 21 кодирования LDPC по фиг. 8. Следует отметить, что ранее было предложено декодирование LDPC, которое может подавлять частоту выполнения операции в пределах в достаточной степени воплощаемого диапазона, при поддержании малых размеров схемы, путем выполнения декодирования LDPC, используя матрицу проверки на четность преобразования (см., например, выложенный японский патент 2004-343170). Таким образом, ранее предложенное декодирование LDPC, в котором используется матрица преобразования проверки на четность, будет описано первым со ссылкой на фиг. 31-34. На фиг. 31 показан пример матрицы Н проверки на четность кода LDPC с длиной N кода, равной 90, и скоростью кодирования 2/3. Следует отметить, что на фиг. 31, 0 представлен точкой (.) (это также относится к фиг. 32 и 33, описанным ниже). В матрице Н проверки на четность по фиг. 31 матрица четности имеет лестничную структуру. На фиг. 32 показана матрица Н' проверки на четность, полученная в результате применения замены строки в соответствии с выражением (8) и замены столбца в соответствии с выражением (9), в матрице Н проверки на четность по фиг. 31. Замена строки: 6s+t+l-ая строка 5t+s+1-ая строка(8) Замена столбца: 6 х+у+61-ый столбец 5 у+х+61-ый столбец(9) Однако в выражениях (8) и (9), s, t, x и у представляют собой целые числа в диапазонах 0s 5, 0t 6, 0x5 и 0t 6, соответственно. В соответствии с заменой строки с использованием выражения (8), замену выполняют таким образом, что каждая из 1-й, 7-й, 13-й, 19-й и 25-й строк, номера которых были получены как числа, дающие остаток 1 при делении на 6, заменяют на 1-ю, 2-ю, 3-ю, 4-ю и 5-ю строки, и каждая из 2-й, 8-й, 14-й, 20-й и 26-й строк, номера которых были получены как числа, дающие остаток 2 при делении на 6, заменяют на 6-ю, 7-ю, 8-ю, 9-ю и 10-ю строки. С другой стороны, в соответствии с заменой столбцов в соответствии с выражением (9), замену выполняют для 61-го и следующих столбцов (матрица четности) таким образом, что каждый из 61-го, 67-го,73-его, 79-го и 85-го столбцов, номера которых были получены как числа, дающие остаток 1 при делении на 6, заменяют на 61-й, 62-й, 63-й, 64-й и 65-й столбцы, и каждый из 62-го, 68-го, 74-го, 80-го и 86-го столбцов, номера которых были получены как числа, дающие остаток 2 при делении на 6, заменяют на 66-ой, 67-ой, 68-ой, 69-ый и 70-ый столбцы. Матрица, полученная в результате выполнения замены строк и столбцов для матрицы Н проверки на четность по фиг. 31, представляет собой матрицу Н' проверки на четность по фиг. 32. Здесь, даже если выполняют замену строки матрицы Н проверки на четность, это не оказывает какого-либо влияния на компоновку кодовых битов для кода LDPC. В то же время замена столбца в соответствии с выражением (9) соответствует перемежению четности, когда длина К информации, число Р модуля столбцов циклической структуры и делитель q (= М/Р) длины М четности (здесь 30) при перемежении четности, состоящем в перемежении К +qx+y+1-го кодового бита в положение К +Ру+х+1-го кодового бита установлено как 60, 5 и 6 соответственно. Если матрицу Н' проверки на четность (ниже называется, соответственно, матрицей проверки на четность замены) по фиг. 32 умножить на результат замены, такой же, как в выражении (12) для кодаLDPC матрицы Н проверки на четность (ниже называется, соответственно, исходной матрицей проверки на четность) по фиг. 31, тогда будет выведен 0 вектор. В частности, в случае, когда вектор строки, полученный путем применения замены столбца в соответствии с выражением (9) на вектор с строки, как кодHcT становится 0 вектором на основе характеристики матрицы проверки на четность Н'с'T также, естественно, становится 0 вектором. Учитывая описанное выше, матрица Н' преобразования проверки на четность по фиг. 32 становится матрицей проверки на четность кода LDPC, полученного в результате выполнения замены столбца выражения (9) для кода с LDPC исходной матрицы Н проверки на четность. В соответствии с этим, в результате выполнения замены столбца в соответствии с выражением (9) для кода с LDPC исходной матрицы Н проверки на четность, декодирования (декодирования LDPC) кода с' LDPC после замены столбца, используя матрицу Н' проверки на четность по фиг. 32, с последующим выполнением обратной замены для замены столбцов в соответствии с выражением (9) в качестве результата декодирования, может быть получен результат декодирования, аналогичный получаемому в случае,когда декодируют код LDPC исходной матрицы Н проверки на четность, используя матрицу Н проверки на четность. На фиг. 33 показана матрица Н' преобразования проверки на четность по фиг. 32, в случае, когда предусмотрено пространство между модулями матриц 55. На фиг. 33 матрица Н' преобразования проверки на четность представлена как комбинация единичной матрицы из 55 элементов, другой матрицы (ниже, соответственно, называется квазиединичной матрицей), которая соответствует единичной матрице, элемент или элементы которой равные 1 изменены на элемент или элементы равные 0, еще одной матрицы (ниже, соответственно, называется матрицей сдвига), которая соответствует единичной матрице или квазиединичной матрице после ее циклического сдвига (циклический сдвиг), еще одной матрицы (ниже, соответственно, называется матрицей суммы) из двух или больше из единичной матрицы, квазиединичной матрицы и матрицы сдвига, и 0 матрицы из 55 элементов. Можно отметить, что матрица Н' проверки на четность преобразования по фиг. 33 состоит из единичной матрицы, квазиединичной матрицы, матрицы сдвига, матрицы суммы и 0 матрицы из 55 элементов. Поэтому матрицы из 55 элементов, которые составляют матрицу Н' проверки на четность преобразования, ниже называются компонентными матрицами. Для декодирования кода LDPC, представленного матрицей проверки на четность, представленной матрицей из РP компонентов, можно использовать архитектуру, которая одновременно осуществляет математическую операцию узла проверки и математическую операцию переменного узла для Р узлов проверки и Р переменных узлов. На фиг. 34 показана блок-схема, представляющая пример конфигурации устройства декодирования,которое осуществляет такое декодирование, как было только что описано выше. В частности, на фиг. 34 показан пример конфигурации устройства декодирования, которое осуществляет декодирование кодов LDPC исходной матрицы Н проверки на четность по фиг. 31, используя матрицу Н' проверки на четность преобразования по фиг. 33, полученную в результате выполнения, по меньшей мере, замены столбца в соответствии с выражением (9). Устройство декодирования по фиг. 34 включает в себя запоминающее устройство 300 сохранения данных ребра, включающее в себя шесть FIFO (первым пришел - первым обслужен) 3001-3006, селектор 301, для выбора FIFO 3001-3006, блок 302 расчета узла проверки, две схемы 303 и 308 циклического сдвига, запоминающее устройство 304 сохранения данных ребра, включающее в себя 18 FIFO 3041-30418,селектор 305, для выбора FIFO 3041-30418, запоминающее устройство 306 принимаемых данных, предназначенное для сохранения принимаемой информации, блок 307 расчета переменного узла, блок 309 расчета декодируемого слова, блок 310 изменения компоновки принимаемых данных и блок 311 изменения компоновки декодируемых данных. Вначале будет описан способ сохранения данных в запоминающих устройствах 300 и 304 сохранения данных ребра. Запоминающее устройство 300 сохранения данных ребра включает в себя шесть FIFO 3001-3006,количество которых равно частному, получаемому, когда количество 30 столбцов матрицы Н' преобразования проверки на четность по фиг. 33 делят на количество 5 столбцов компонентных матриц. Каждое изFIFO 300 у (у = 1, 2, , 6) имеет множество каскадов областей сохранения таким образом, что сообщения,соответствующие пяти ребрам, номера которых равны количеству строк и количеству столбцов компонентных матриц, можно считывать из или записывать в области сохранения каждого каскада одновременно. Кроме того, количество каскадов областей сохранения каждого FIFO 300 у равно девяти, что представляет собой максимальное количество 1 (вес Хемминга) в направлении строки матрицы преобразования проверки на четность по фиг. 33. В FIFO 3001, данные (сообщения vi из переменных узлов), соответствующие положениям значения 1 в первой-пятой строках матрицы Н' преобразования проверки на четность по фиг. 33 сохраняют в закрытой форме, в горизонтальном направлении, в отдельных строках (в форме, в которой игнорируют 0). В частности, если элемент в j-строке i-го столбца представлен как (j, i), тогда в областях сохранения, в первом каскаде в FIFO 3001, сохраняют данные, соответствующие положениям значения 1 единичной матрицы, состоящей из 55 элементов от (1, 1) до (5, 5) матрицы Н' преобразования проверки на четность. В областях сохранения во втором каскаде данные, соответствующие положениям значения 1 матрицы сдвига от (1, 21) до (5, 25) матрицы Н' преобразования проверки на четность (матрица сдвига, получаемая в результате циклического сдвига единичной матрицы из 55 элементов на три позиции в направлении вправо). Также в областях сохранения, в третьем - восьмом каскадах, сохраняют данные в ассоциированной взаимозависимости с матрицей Н' преобразования проверки на четность. Затем в областях сохранения в девятом каскаде сохраняют данные, соответствующие положениям значения матрицы сдвига (1, 86)-(5, 90) матрицы Н' преобразования проверки на четность (матрицы сдвига, получаемой в результате замены значения 1 в первой строке единичной матрицы, состоящей из 55 элементов, со значением 0, с последующим циклическим сдвигом единичной матрицы после замены на единицу в направлении влево). В FIFO 3002 сохраняют данные, соответствующие положениям значения 1 с шестой по десятую строки матрицы Н' преобразования проверки на четность по фиг. 33. В частности, в области сохранения в первом каскаде FIFO 3002 сохраняют данные, соответствующие положениям значения 1 первой матрицы сдвига, которая формирует матрицу суммы от (6, 1) до (10, 5) матрицы Н' преобразования проверки на четность (матрица суммы, которая представляет собой сумму первой матрицы сдвига, полученной в результате циклического сдвига единичной матрицы из 55 элементов на единицу в направлении вправо и второй матрицы сдвига, полученной в результате циклического сдвига единичной матрицы из 55 элементов на две позиции в направлении вправо). Кроме того, в области сохранения во втором каскаде сохраняют данные, соответствующие положениям значения 1 второй матрицы сдвига, которая формирует матрицу суммы от (6, 1) до (10, 5) матрицы Н' проверки на четность преобразования. В частности, что касается компонентной матрицы с весом 2 или больше, в случае, когда компонентная матрица представлена в форме суммы множества из единичной матрицы, состоящей из РР элементов, имеющих вес 1, квазиединичной матрицы, которая соответствует единичной матрице, один или больше элементов которой, имеющих значение 1, были заменены на 0, и матрицы сдвига, полученной путем циклического сдвига единичной матрицы или квазиединичной матрицы, данные, соответствующие положениям значения 1 единичной матрицы, квазиединичной матрицы или матрицы сдвига, вес которых равен 1 (сообщения, соответствующие ребрам, принадлежащим единичной матрице, квазиединичной матрице или матрице сдвига), сохраняют по одному и тому же адресу (в том же FIFO среди FIFO 3001-3006). Также в областях сохранения в третьем-девятом каскадах сохраняют данные в ассоциированной взаимосвязи с матрицей Н' проверки на четность преобразования. Также FIFO 3003-3006 сохраняют данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность. Запоминающее устройство 304 сохранения данных ребра включает в себя 18 FIFO 3041-30418, количество которых равно частному, когда количество 90 столбцов матрицы Н' проверки на четность преобразования делят на количество 5 столбцов компонентной матрицы. Каждое из запоминающих устройств 304 х (х = 1, 2, , 18) для сохранения данных включает в себя множество каскадов областей сохранения, и сообщения, соответствующие пяти ребрам, количество которых равно количеству строк и количеству столбцов матрицы Н' преобразования проверки на четность преобразования, могут быть считаны из или записаны в области сохранения каждого каскада одновременно. В FIFO 3041 данные, соответствующие положениям значения 1 из первого -пятого столбцов матрицы Н' преобразования проверки на четность по фиг. 33 (сообщения uj из узлов проверки) сохраняют в закрытой форме в вертикальном направлении в отдельных столбцах (в форме, в которой игнорируют 0). В частности, в областях сохранения в первом каскаде FIFO 3041, сохраняют данные, соответствующие положениям значения 1 единичной матрицы из 55 элементов от (1,1) до (5,5) матрицы Н' преобразования проверки на четность. В областях сохранения второго каскада сохраняют данные, соответствующие положениям значения первой матрицы сдвига, которая формирует матрицу суммы от (6,1) до (10,5) вертикальной матрицы Н' проверки на четность (матрица суммы, которая представляет собой сумму первой матрицы сдвига, полученной в результате циклического сдвига единичной матрицы 55 элементов на единицу вправо, и второй матрицы сдвига, полученной в результате циклического сдвига единичной матрицы из 55 элементов на два вправо). Кроме того, в областях сохранения в третьем каскаде сохраняют данные, соответствующие положениям значения 1 второй матрицы сдвига, которая формирует матрицу суммы от (6,1) до (10,5) вертикальной матрицы Н' проверки на четность. В частности, что касается компонентной матрицы, вес которой равен 2 или больше, в случае, когда компонентная матрица представлена в форме суммы множества из единичной матрицы, состоящей из РР элементов, имеющей вес 1, квазиединичной матрицы, которая соответствует единичной матрице, один или больше элементов которой, имеющих значение 1, заменены на 0, и матрицы сдвига, полученной в результате циклического сдвига единичной матрицы или квазиединичной матрицы, данные, соответствующие положениям значения 1 единичной матрицы, квазиединичной матрицы или матрицы сдвига, вес которой равен 1 (сообщения, соответствующие ребрам, принадлежащим единичной матрице, квазиединичной матрице или матрице сдвига), сохраняют по одному и тому же адресу (то же FIFO среди FIFO 3041-30418). Также, что касается областей сохранения в четвертом и пятом каскадах, данные сохраняют в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность. Количество каскадов областей сохранения в FIFO 3041 равно 5, что представляет собой максимальное количество для количества единиц (вес Хемминга) в направлении строки первого-пятого столбцов матрицы Н' преобразования проверки на четность. Также FIFO 3042 и 3043 аналогично сохраняет данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность, и каждая длина (номер каскада) FIFO 3042 и 3043 равна 5. Также FIFO 3044-30412 аналогично сохраняет данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность, и каждая длина FIFO 3044-30412 равна 3. Также в FIFO 30413-30418 аналогично содержатся данные в ассоциированной взаимосвязи с матрицей Н' преобразования проверки на четность, и длина каждого из FIFO 30413-30418 равна 2. Далее описана работа устройства декодирования по фиг. 34. Запоминающее устройство 300 для сохранения данных включает в себя шесть FIFO 3001-3006, иFIFO, в которых должны будут сохранены данные, выбирают среди FIFO 3001-3006 в соответствии с информацией D312 (данные матрицы), представляющей, какой строке матрицы Н' преобразования проверки на четность принадлежат пять сообщений D311, переданных из схемы 308 циклического сдвига на предыдущем этапе. Затем пять сообщений D311 совместно сохраняют по порядку в выбранные FIFO. Кроме того, когда данные должны быть считаны, запоминающее устройство 300 сохранения данных ребра считывает пять сообщений D3001 по порядку из FIFO 3001 и подает эти пять сообщений D3001 в селектор 301 на следующем этапе. После того, как считывание сообщений из FIFO 3001 заканчивается, запоминающее устройство 300 сохранения данных ребра считывает сообщения в этом порядке также изFIFO 3302-3006 и подает эти считанные сообщения в селектор 301. Селектор 301 выбирает пять сообщений из того FIFO, из которого считывают данные в данный момент среди FIFO 3001-3006, в соответствии с сигналом D301 выбора, и подает эти пять сообщений как сообщения D302 в блок 302 расчета узла проверки. Блок 302 расчета узла проверки включает в себя пять калькуляторов 3021-3025 узла проверки и выполняет математическую операцию узла проверки в соответствии с выражением (7), используя сообщения D302 (D3021-D3025) (сообщения vi выражения (7, переданные в него через селектор 301. Затем блок 302 расчета узла проверки подает пять сообщений D303 (D3031-D3035) (сообщения uj выражения (7,полученного в результате математической операции узла проверки, в схему 303 циклического сдвига. Схема 303 циклического сдвига выполняет циклический сдвиг пяти сообщений D3031-3035, определенных блоком 302 расчета узла проверки, на основе информации D305 (данных матрицы) в отношении того, какое количество исходных единичных матриц соответствующих ребер циклически сдвинуто в матрице Н' преобразования проверки на четность, и подает результат этого циклического сдвига как сообщение D304 в запоминающее устройство 304 сохранения данных ребра. Запоминающее устройство 304 сохранения данных ребра включает в себя 18 FIFO 3041-30418. Запоминающее устройство 304 сохранения данных ребра выбирает FIFO, в котором должны быть сохранены данные, среди FIFO 3041-30418, в соответствии с информацией D305, которая относится к тому, какой строке матрицы Н' преобразования проверки на четность принадлежат эти пять сообщений D304, переданные из схемы 303 циклического сдвига на предыдущем этапе, и совместно сохраняет эти пять сообщений D304 в этом порядке, в выбранном FIFO. С другой стороны, когда данные требуется считать, запоминающее устройство 304 сохранения данных считывает пять сообщений D3061, по порядку из FIFO 3041 и подает сообщения D3061 в селектор 305 на следующем этапе. После того, как считывание данных из FIFO 3041 заканчивается, запоминающее устройство 304 сохранения данных ребра считывает сообщения по порядку, также из FIFO 3042-30418 и подает эти сообщения в селектор 305. Селектор 305 выбирает пять сообщений из FIFO, из которых данные в настоящее время считывают среди FIFO 3041-30418, в соответствии с сигналом D307 выбора и подает выбранные сообщения как сообщения D308 в блок 307 расчета переменного узла и в схему 309 расчета декодированного слова. С другой стороны, блок 310 изменения компоновки принимаемых данных осуществляет замену столбца в соответствии с выражением (9) для изменения компоновки кода D313 LDPC, принимаемого через канал передачи данных, и подает код D313 LDPC с измененной компоновкой как принимаемые данные D314, в запоминающее устройство 306 принимаемых данных. Запоминающее устройство 306 данных принимаемых рассчитывает и сохраняет LLR (логарифмическое отношение вероятности) приема из данных D314 приема, переданных в него из блока 310 изменения компоновки данных приема, и собирает и подает каждые пять из них в LLR приема, как значения D309 приема, в блок 307 расчета переменного узла и в схему 309 расчета декодируемого слова. Блок 307 расчета переменного узла включает в себя пять калькуляторов 3071-3075 и переменного узла и выполняет математическую операцию переменного узла в соответствии с выражением (1), используя сообщения D308 (3081-3085) (сообщения uj в соответствии с выражением (1, переданные в него через селектор 305, и пять значений D309 приема (значений uOi приема в соответствии с выражением (1,переданные в него из запоминающего устройства 306 данных приема. Затем блок 307 расчета переменного узла подает сообщения D310 (D3011-D3105) (сообщения vi в соответствии с выражением (1, полученные в результате математической операции, в схему 308 циклического сдвига. Схема 308 циклического сдвига выполняет циклический сдвиг сообщений D3101 -D3105, рассчитанных с помощью блока 307 расчета переменного узла, на основе информации, относящейся к тому, на какое количество исходных единичных матриц был выполнен циклический сдвиг соответствующего ребра в матрице Н' преобразования проверки на четность, и подает результат циклического сдвига как сообщение D311 в запоминающее устройство 300 сохранения данных ребра. В результате выполнения последовательности операций, описанных выше, может осуществляться декодирование в одном цикле кода LDPC. В устройстве декодирования по фиг. 34, после декодирования кода LDPC заданное количество раз, определяют конечный результат декодирования с помощью блока 309 расчета декодированного слова и блока 311 изменения компоновки декодированных данных и затем его выводят. В частности, блок 309 расчета декодированного слова включает в себя пять калькуляторов 3091 3095 декодированного слова и действует как конечный этап во множестве циклов декодирования для расчета результата декодирования (декодированного слова) в соответствии с выражением (5), используя пять сообщений D308 (D3081-D3085) (сообщения uj в соответствии с выражением (5, выводимых из селектора 305, и пять значений D309 приема (значения uOi приема выражения (5, выводимого из запоминающего устройства 306 данных приема. Затем блок 309 расчета декодированного слова подает декодированные данные D315, полученные в результате расчета, в блок 311 изменения компоновки декодированных данных. Блок 311 изменения компоновки декодированных данных выполняет обратную замену для замены столбцов в соответствии с выражением (9) для декодированных данных D315, подаваемых в него из блока 309 расчета декодированного слова, для изменения компоновки порядка декодированных данныхD315 и выводит декодированные данные D315 с измененной компоновкой, как результат D316 декодирования. Как описано выше, путем применения одной из или обеих из замены строки и замены столбца в матрице проверки на четность (исходная матрица проверки на четность) для преобразования матрицы проверки на четность в матрицу проверки на четность (матрица преобразования проверки на четность),которая может быть представлена как комбинация единичной матрицы из РР элементов, квазиединичной матрицы, которая соответствует единичной матрице, элемент или элементы 1 которой заменены на элемент или элементы 0, матрицы сдвига, которая соответствует единичной матрице, или квазиединичной матрицы, после ее циклического сдвига, матрицы суммы двух или больше единичной матрицы, квазиединичной матрицы и матрицы сдвига, и 0 матрицы из РР элементов, как описано выше, становится возможным принять для декодирования кода LDPC архитектуру, которая осуществляет математическую операцию узла проверки и математическую операцию переменного узла одновременно для Р узлов проверки и Р переменных узлов. Следовательно, в результате выполнения математической операции узла одновременно для Р узлов, становится возможным подавлять рабочую частоту в пределах пригодного для воплощения диапазона значений, для выполнения декодирования LDPC. Блок 56 декодирования LDPC, который входит в состав устройства 12 приема по фиг. 29, выполняет математическую операцию узла проверки и математическую операцию переменного узла одновременно для Р узлов проверки и Р переменных узлов, для выполнения декодирования LDPC, аналогично устройству декодирования по фиг. 34. В частности, теперь предполагается упростить описание в том, что матрица проверки на четность кода LDPC, выводимого из блока 21 кодирования LDPC, который входит в состав устройства 11 передачи по фиг. 8, представляет собой, например, матрицу Н проверки на четность, в которой матрица четно- 29