Демультиплексор и способ демультиплексирования

Изобретение относится к устройству обработки данных и к способу обработки данных,которое позволяет улучшить устойчивость к ошибкам данных. Демультиплексор (25) заменяет, в соответствии с правилом назначения, для назначения кодовых битов LDPC для битов символов,представляющих символ, mb битов среди кодовых битов и устанавливает кодовые биты после замены, как биты символа из b символов. Например, когда m равно 12 и b равно 1, в случае, в то время как i+1-й бит от старшего значащего бита 121 кодовых битов и 121 битов символов одного символа представлены как биты bi и уi, выполняют замену для назначения, например, b0 на y8, b1 на у 0, b2 на у 6, b3 на у 1, b4 на y4, b5 на у 5, b6 на у 2, b7 на у 3, b8 на у 7, b9 на у 10, b10 на у 11 и b11 на y9. Изобретение можно применять, например, в системе передачи для передачи кода LDPC и т.д. Область техники, к которой относится изобретение Данное изобретение относится к устройству обработки данных и к способу обработки данных, в частности к устройству обработки данных и к способу обработки данных, которые позволяют, например,улучшить устойчивость к ошибкам данных. Уровень техники Код LDPC (с малой плотностью проверок на четность) обладает высокой способностью коррекции ошибок, и в последние годы его начали широко применять в системах передачи данных, включающих в себя спутниковые цифровые системы широковещательной передачи, такие как, например, система DVB(цифровое телевидение)-S.2, которая используется в Европе (см., например, непатентный документ 1). Кроме того, исследуется возможность использования кода LDPC также в наземной цифровой широковещательной передаче следующего поколения. В ходе последних исследований определили, что рабочие характеристики, приближающиеся к пределу Шеннона, обеспечиваются кодом LDPC, по мере увеличения длины кода, аналогично турбокоду и т.д. Кроме того, поскольку код LDPC обладает таким свойством, что минимальное расстояние увеличивается пропорционально длине кода, он обладает характеристикой, состоящей в том, что он имеет исключительную характеристику вероятности ошибки в блоке. Также предпочтительно, что так называемое явление минимального уровня ошибки, которое наблюдается в характеристике декодирования турбокода и т.д., возникает в малой степени. В дальнейшем такой код LDPC, как описано выше, будет описан в частности. Следует отметить,что код LDPC представляет собой линейный код, и, хотя он не обязательно должен быть двумерным кодом, следующее описание приведено на основе предположения, что он представляет собой двумерный код. Самая существенная характеристика кода LDPC состоит в том, что матрица проверки на четность,которая определяет код LDPC, представляет собой разреженную матрицу. Здесь разреженная матрица представляет собой матрицу, в которой количество элементов, имеющих значение "1", очень мало (матрица, в которой почти все элементы равны 0). На фиг. 1 показан пример матрицы H проверки на четность кода LDPC. В матрице H проверки на четность по фиг. 1 вес каждого столбца (вес столбца) (количество "1")(вес) равен "3" и вес каждой строки (вес строки) равен "6". При кодировании с использованием кодов LDPC (кодирование LDPC), например, формируют матрицу-генератор G на основе матрицы H проверки на четность и эту матрицу-генератор G умножают на двумерные информационные биты для получения кодового слова (кода LDPC). В частности, устройство кодирования, которое выполняет кодирование LDPC, вначале вычисляет матрицу-генератор G, которая удовлетворяет выражению GHT=0, вместе с транспонированной матрицейHT матрицы H проверки на четность. Здесь, если матрица-генератор G представляет собой матрицу размером KN, тогда устройство кодирования умножает матрицу-генератор G на строку битов (вектор u) информационных битов K для получения кодового слова с (=uG) длиной N битов. Кодовое слово (кодLDPC), полученное устройством кодирования, принимают на стороне приема через заданный канал передачи данных. Декодирование кода LDPC может осуществляться с использованием алгоритма, предложенного как вероятностное декодирование (статистическое декодирование) Галлагера, т.е. алгоритм передачи сообщения с использованием доверительного распространения по так называемому графу Таннера, включающему в себя переменный узел (также называемый узлом сообщения) и узел проверки. В дальнейшем описании каждый из переменного узла и узла проверки, соответственно, называется просто узлом. На фиг. 2 представлена процедура декодирования кода LDPC. Следует отметить, что в дальнейшем описании значение действительного числа, где вероятность"0" в значении n-го бита кода в коде LDPC (одном ключевом слове), принятом стороной приема, представлено в логарифмическом отношении вероятности, соответственно, называется величиной uOi приема. Кроме того, сообщение, выводимое из узла проверки, представлено как uj, и сообщение, выводимое из переменного узла, представлено как vi. Вначале, при декодировании кода LDPC, как показано на фиг. 2, код LDPC принимают и сообщение (сообщение узла проверки) uj инициализируют, устанавливая в "0", и, кроме того, переменную k,которая принимает целочисленное значение как счетчик повторяющихся процессов, инициализируют в"0" на этапе S11, после чего обработка переходит на этап S12. На этапе S12 математическую операцию,представленную выражением (1) (математическая операция переменного узла), осуществляют на основе значения величины uOi приема, полученного в результате приема кода LDPC, для определения сообщения (сообщение переменного узла) vi. Затем выполняют математическую операцию, представленную выражением (2) (математическая операция проверочного узла), на основе сообщения vi, для определения сообщения uj. где dv и dc представляют собой параметры, которые могут быть выбраны произвольно, и представляют количество "1" в вертикальном направлении (в столбце) и в горизонтальном направлении (в строке) матрицы H проверки на четность. Например, в случае кода (3, 6) dv=3 и dc=6. Следует отметить, что в математической операции переменного узла в соответствии с выражением(1) и в математической операции проверочного узла в соответствии с выражением (2) диапазон математической операции равен от 1 до dv - 1 или от 1 до dc - 1, поскольку сообщение, введенное из ребра (линия, соединяющая переменный узел и проверочный узел), через которое сообщение должно быть выведено, не сделано объектом математической операции. В то же время математическая операция проверочного узла в соответствии с выражением (2) осуществляется путем формирования заранее таблицы функции R (v1, v2), представленной выражением (3), определенным выходом, относящимся к двум входам v1 иv2, и с последовательным (рекурсивным) использованием таблицы, как представлено выражением (4). На этапе S12 переменную k последовательно увеличивают на "1", и обработка переходит на этапS13. На этапе S13 определяют, превышает или нет переменная k заданное повторяющееся число С времени декодирования. Если на этапе S13 определяют, что переменная k не больше чем C, тогда обработка возвращается на этап S12, и после этого выполняют аналогичную обработку. С другой стороны, если на этапе S13 определяют, что переменная k больше чем C, тогда обработка переходит на этап S14, на котором определяют и выводят сообщение vi как результат декодирования,который должен быть выведен в конечном итоге в результате выполнения математической операции,представленной выражением (5), заканчивая, таким образом, обработку декодирования кода LDPC. Здесь выполняют математическую операцию в соответствии с выражением (5), которая отличается от математической операции переменного узла в соответствии с выражением (1), используя сообщения uj из всех ребер, соединенных с переменным узлом. На фиг. 3 показан пример матрицы H проверки на четность кода LDPC (3, 6) (скорость кодирования: 1/2, длина кода: 12). В матрице H проверки на четность по фиг. 3 вес столбца равен 3 и вес строки равен 6, аналогично фиг. 1. На фиг. 4 показан граф Таннера матрицы H проверки на четность по фиг. 3. Здесь, на фиг. 4 проверочный узел представлен "+" и переменный узел представлен "=". Проверочный узел и переменный узел соответствуют строке и столбцу матрицы H проверки на четность соответственно. Соединение между проверочным узлом и переменным узлом представляет собой ребро и соответствует "1" элемента матрицы проверки на четность. В частности, в случае когда элемент в j-й строке i-го столбца матрицы проверки на четность равен 1, i-й переменный узел (узел, обозначенный как "=") сверху и j-й проверочный узел (узел, обозначенный как "+") сверху соединены с помощью ребра. Ребро представляет, что бит кода, соответствующий переменному узлу, имеет состояние ограничения, соответствующее проверочному узлу. В алгоритме суммы - произведения (алгоритм суммы - произведения), который представляет собой способ декодирования для кода LDPC, выполняет, соответственно, математическую операцию переменного узла и математическую операцию проверочного узла. На фиг. 5 иллюстрируется математическая операция переменного узла, выполняемая в отношении переменного узла. Что касается переменного узла, сообщение vi, соответствующее ребру, которое должно быть рассчитано, определяют с помощью математической операции переменного узла в соответствии с выражением (1), в котором используются сообщения u1 и u2, среди остальных ребер, соединяющих переменный узел, и величина uOi приема. Также сообщение, соответствующее любому другому ребру, определяют аналогичным образом. На фиг. 6 иллюстрируется математическая операция проверочного узла, выполняемая в проверочном узле. Здесь математическая операция проверочного узла в соответствии с выражением (2) может быть выполнена путем перезаписи выражения (2) в выражение (6), используя взаимосвязь выражения аb=expln(a)+ln(b)sign(a)sign(b). Следует отметить, что sign(х) равно 1, когда х 0, но равно -1, когда х 0. Кроме того, если х 0, определяют функцию (х) как выражение (х)=ln(tanh(x/2, затем, поскольку удовлетворяется выражение -1(х)=2tanh-1(e-x), выражение (6) может быть преобразовано в выражение (7) В проверочном узле математическую операцию проверочного узла в соответствии с выражением(2) выполняют в соответствии с выражением (7). В частности, в проверочном узле сообщение uj, соответствующее ребру, которое должно быть рассчитано, определяют с использованием математической операции проверочного узла в соответствии с выражением (7), используя сообщения v1, v2, v3, v4 и v5 из остальных ребер, соединяющихся с проверочным узлом. Также сообщение, соответствующее любому другому ребру, определяют аналогичным образом. Следует отметить, что функция (х) в соответствии с выражением (7) может быть представлена также как (х)=lnех+1)/(ех-1, и когда х 0, (х)=-1(х). Когда функции (х) и -1(х) встроены в аппаратные средства, хотя их иногда встраивают, используя LUT (СПТ, справочную таблицу), такие СПТ становятся одной и той же СПТ. Непатентный документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06). Сущность изобретения Техническая задача. Код LDPC принят в DVB-S.2, который представляет собой стандарт для спутниковой цифровой широковещательной передачи, и DVB-T.2, который представляет собой стандарт для наземной цифровой широковещательной передачи следующего поколения. Кроме того, планируется принять код LDPC вDVB-C.2, который представляет собой стандарт для цифровой широковещательной передачи CATV (кабельное телевидение) следующего поколения. При цифровой широковещательной передаче в соответствии со стандартом для DVB, таким какDVB-S.2, код LDPC преобразуют (выражают символически) в символы ортогональной модуляции (цифровой модуляции), такой как QPSK (квадратурная фазовая манипуляция), и символы отображают на точки сигнала и передают. Во время символического выражения кода LDPC замену кодовых битов для кода LDPC осуществляют в блоках по два или больше битов, и биты кодов после такой замены определяют как биты символов. В качестве способа замены кодовых битов для символического выражения кода LDPC были предложены различные способы. Однако требуется предложить новый способ, который имеет улучшенную устойчивость к ошибкам. Настоящее изобретение было составлено с учетом такой ситуации, как описано выше, и позволяет улучшить устойчивость данных кода LDPC и т.п. к ошибкам. Техническое решение. В соответствии с аспектом настоящего изобретения предложено устройство обработки данных или способ обработки данных, в которых кодовые биты для кода LDPC (код с малой плотностью проверки на четность), имеющего длину кода N битов, записывают в направлении столбцов средства сохранения для сохранения кодовых битов в направлении строки и в направлении столбца, и m битов кодовых битов для кода LDPC, считанных в направлении строки, устанавливают как один символ, кроме того, заданное положительное целое число представлено как b, средство сохранения сохраняет mb битов в направлении строки и сохраняет N/(mb) битов в направлении столбцов; кодовые биты для кода LDPC, записанные в направлении столбцов средства сохранения, считывают в направлении строки; устройство обработки данных или способ обработки данных, соответственно, включает в себя средство замены или этап замены, для замены в случае, когда mb кодовых битов, считанных в направлении строки средства сохранения, установлены как b символов, mb кодовых битов таким образом, что кодовые биты после замены формируют биты символов, представляющие символы. В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2, и который имеет длину N кода 64800 битов и скорость кодирования 5/6 или 9/10; m битов представляют собой 12 битов, в то время как целое число b равно 1; 12 битов из кодовых битов отображают как один символ на некоторые из 4096 точек сигнала, предписанных в соответствии с 4096QAM(квадратурная амплитудная модуляция); и средство сохранения имеет 12 столбцов для сохранения 121 битов в направлении строки и сохранения 64800/(121) битов в направлении столбцов; в то время какi+1-й бит от старшего значащего бита 121 кодовых битов, считанных в направлении строки средства сохранения, представлен как бит bi и i+1-й бит от старшего значащего бита 121 битов символа для одного символа, представлен как бит yi, замена может быть выполнена для назначения бита b0 для бита y8,бита b1 для бита у 0, бита b2 для бита у 6, бита b3 для бита y1, бита b4 для бита y4, бита b5 для бита у 5, бита b6 для бита y2, бита b7 для бита у 3, бита b8 для бита у 7, бита b9 для бита у 10, бита b10 для бита у 11 и бита b1 для бита у 9 как для кода LDPC со скоростью кодирования 5/6, так и для кода LDPC со скоростью кодирования 9/10. В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину N кода 64800 битов и скорость кодирования 5/6 или 9/10; m битов представляют собой 12 битов, в то время как целое число b равно 2; 12 битов кодовых битов отображают как один символ на одну из 4096 точек сигнала, предписанных в соответствии с 4096QAM; и средство сохранения имеет 24 столбца для сохранения 122 битов в направлении строки и сохраняет 64800/(122) битов в направлении столбца; где i+1-й бит от старшего значащего бита 122 кодовых битов, считанных в направлении строки средства сохранения, представлен как бит bi и i+1-й бит от старшего значащего бита 122 битов символов для двух последовательных символов, представлен как бит yi, замена может быть выполнена для того, чтобы назначить бит b0 для бита y8, бит b2 для бита у 0, бит b4 для бита y6, бит b6 для бита у 1, бит b8 для бита y4, бит b10 для бита y5, бит b12 для бита y2, бит b14 для бита у 3, бит b16 для бита у 7, бит b18 для бита у 10, бит b20 для бита у 2, бит b22 для бита у 9, бит b1 для бита у 20, бит b3 для бита y12, битLDPC со скоростью кодирования 5/6, так и для кода LDPC со скоростью кодирования 9/10. В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину N кода 16200 битов и скорость кодирования 3/4, 5/6 или 8/9 или который имеет длину N кода 64800 битов и имеет скорость кодирования 3/4, 5/6 или 9/10; биты m составляют 10 битов, в то время как целое число b равно 2; 10 битов из кодовых битов отображают как один символ на 1024 точек сигнала, предписанных в соответствии с 1024QAM; и средство сохранения имеет 20 столбцов для сохранения 102 битов в направлении строки и сохраняет N/(102) битов в направлении столбца; где i+1-й бит от старшего значащего бита 102 кодовых битов, считанных в направлении строки средства сохранения, представлен как бит bi и i+1-й бит от старшего значащего бита 102 битов символа для двух последовательных символов, представлен как бит yi, замена может быть выполнена для того, чтобы назначить бит b0 для бита y8, бит b1 для бита у 3, бит b2 для бита y7, бит b3 для бита у 10, бит b4 для бита y19, бит b5 для бита y4, бит b6 для бита у 9, бит b7 для бита y5, бит b8 для бита у 17, бит b9 для бита y6, бит b10 для бита у 14, бит b11 для бита у 11, бит b12 для бита y2, бит b13 для бита y18, бит b14 для бита y16, бит b15 для бита у 15, бит b16 для бита у 0, бит b17 для бита y1, бит b18 для бита у 13 и бит b19 для бита у 12 как для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 3/4, 5/6 или 8/9 или для кода LDPC с длиной N кода 64800 битов и скоростью кодирования 3/4, 5/6 или 9/10. В случае, когда код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину N кода 16200 битов и скорость кодирования 5/6 или 8/9 или который имеет длину N кода 64800 битов и имеет скорость кодирования 5/6 или 9/10; m битов составляют 12 битов, в то время как целое число b равно 2; 12 битов из кодовых битов отображают как один символ на 4096 точек сигнала, предписанных в соответствии с 4096QAM; и средство сохранения имеет 24 столбца для сохранения 122 бита в направлении строки и содержит N/(122) бита в направлении столбца; гдеi+1-й бит от старшего значащего бита 122 кодовых бита, считанных в направлении строки средства сохранения, представлен как бит bi и i+1-й бит от старшего значащего бита 122 бита символа двух последовательных символов, представлен как бит yi, замена может быть выполнена для того, чтобы назначить бит b0 для бита у 10, бит b1 для бита y15, бит b2 для бита y4, бит b3 для бита y19, бит b4 для бита у 21 бит b5 для бита y16, бит b6 для бита у 23, бит b7 для бита y18, бит b8 для бита у 11, бит b9 для бита у 14, бит b10 для бита у 22, бит b11 для бита y5, бит b12 для бита y6, бит b13 для бита у 17, бит b14 для бита у 13, бит b15 для бита у 20, бит b16 для бита y1, бит b17 для бита у 3, бит b18 для бита у 9, бит b19 для бита y2, бит b20 для бита у 7, битb21 для бита y8, бит b22 для бита у 12 и бит b23 для бита у 0 как для кода LDPC с длиной N кода 16200 битов и скоростью кодирования 5/6 или 8/9, или для кода LDPC с длиной N кода 64800 битов и скоростью ко-4 022652 дирования 5/6 или 9/10. В одном аспекте настоящего изобретение кодовые биты LDPC (малой плотности проверок на четность), длина кода которых равна N битов, записывают в направлении столбца средства сохранения и затем считывают в направлении строки, и mb кодовых битов, считанных в направлении строки средства сохранения, устанавливают как b символов. После этого mb кодовых битов заменяют таким образом, как описано выше, и кодовые биты после замены определяют как биты символов. Следует отметить, что устройство обработки данных может быть независимым устройством или может представлять собой внутренний блок, который входит в состав одного устройства. Предпочтительный эффект. В соответствии с настоящим изобретением может быть улучшена устойчивость к ошибкам. Краткое описание чертежей На фиг. 1 показан вид, иллюстрирующий матрицу H проверки на четность кода LDPC. На фиг. 2 показана блок-схема последовательности операций, иллюстрирующая процедуру декодирования кода LDPC. На фиг. 3 показан вид, иллюстрирующий пример матрицы проверки на четность кода LDPC. На фиг. 4 показан вид, представляющий граф Таннера матрицы проверки на четность. На фиг. 5 показан вид, представляющий переменный узел. На фиг. 6 показан вид, представляющий проверочный узел. На фиг. 7 показан вид, представляющий пример конфигурации варианта выполнения системы передачи данных, в которой применяется настоящее изобретение. На фиг. 8 показана блок-схема, представляющая пример конфигурации устройства 11 передачи данных. На фиг. 9 показан вид, иллюстрирующий матрицу проверки на четность. На фиг. 10 показан вид, иллюстрирующий матрицу проверки на четность. На фиг. 11 показан вид, иллюстрирующий матрицу проверки на четность кода LDPC и веса столбцов, предписанных в стандарте DVB-S.2. На фиг. 12 показан вид, иллюстрирующий компоновку точек сигнала для 16QAM. На фиг. 13 показан вид, иллюстрирующий компоновку точек сигнала для 64QAM. На фиг. 14 показан вид, иллюстрирующий компоновку точек сигнала для 64QAM. На фиг. 15 показан вид, иллюстрирующий компоновку точек сигнала для 64QAM. На фиг. 16 показан вид, иллюстрирующий обработку демультиплексора 25. На фиг. 17 показан вид, иллюстрирующий обработку демультиплексора 25. На фиг. 18 показан вид, представляющий граф Таннера при декодировании кода LDPC. На фиг. 19 показан вид, представляющий матрицу HT проверки на четность, имеющую лестничную структуру, и граф Таннера, соответствующий матрице HT проверки на четность. На фиг. 20 показан вид, представляющий матрицу HT проверки на четность для матрицы H проверки на четность, соответствующей коду LDPC после перемежения четности. На фиг. 21 показан вид, иллюстрирующий преобразование матрицы проверки на четность. На фиг. 22 показан вид, иллюстрирующий обработку перемежителя 24 скручивания столбцов. На фиг. 23 показан вид, иллюстрирующий количество столбцов в запоминающем устройстве 31,необходимое для перемежения скручивания столбцов, и адреса для записи исходных положений. На фиг. 24 показан вид, иллюстрирующий количество столбцов запоминающего устройства 31, необходимое для перемежения скручивания столбцов, и адреса для записи исходных положений. На фиг. 25 показана блок-схема последовательности операций, иллюстрирующая процесс передачи данных. На фиг. 26 показан вид, представляющий модель канала передачи данных, принятого при моделировании. На фиг. 27 показан вид, иллюстрирующий взаимосвязь между частотой ошибок, получаемой с помощью моделирования, и допплеровской частотой fd колебаний частоты. На фиг. 28 показан вид, иллюстрирующий взаимосвязь между частотой ошибок, полученной в результате моделирования, и допплеровской частотой fd для частотного дрожания. На фиг. 29 показана блок-схема, представляющая пример блока 21 кодирования LDPC. На фиг. 30 показана блок-схема последовательности операций, иллюстрирующая обработку, выполняемую блоком кодирования LDPC. На фиг. 31 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 16200. На фиг. 32 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800. На фиг. 33 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800. На фиг. 34 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800. На фиг. 35 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 16200. На фиг. 36 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 37 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 38 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 39 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 40 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 16200. На фиг. 41 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 42 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 43 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 44 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 45 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 16200. На фиг. 46 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 47 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 48 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 49 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 50 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 16200. На фиг. 51 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 52 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 53 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 54 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 55 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 56 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 57 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 58 показан вид, иллюстрирующий таблицу исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 59 показан вид, иллюстрирующий способ определения матрицы H проверки на четность из исходной таблицы матрицы проверки на четность. На фиг. 60 показан вид, иллюстрирующий процесс замены в соответствии с существующими способами. На фиг. 61 показан вид, иллюстрирующий процесс замены в соответствии с существующими способами. На фиг. 62 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM. На фиг. 63 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM. На фиг. 64 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 65 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM. На фиг. 66 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM. На фиг. 67 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 68 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM. На фиг. 69 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM. На фиг. 70 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 71 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM. На фиг. 72 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM. На фиг. 73 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 74 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM. На фиг. 75 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM. На фиг. 76 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 77 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM. На фиг. 78 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM. На фиг. 79 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 80 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM. На фиг. 81 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM. На фиг. 82 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 83 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM. На фиг. 84 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM. На фиг. 85 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 86 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM. На фиг. 87 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM. На фиг. 88 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назна-7 022652 чения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 89 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM. На фиг. 90 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM. На фиг. 91 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 92 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM. На фиг. 93 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM. На фиг. 94 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM, и кратное число b равно 1. На фиг. 95 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM. На фиг. 96 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM. На фиг. 97 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 98 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM. На фиг. 99 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM. На фиг. 100 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 101 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM. На фиг. 102 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM. На фиг. 103 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 104 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM. На фиг. 105 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM. На фиг. 106 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 107 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM. На фиг. 108 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM. На фиг. 109 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 110 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM. На фиг. 111 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM. На фиг. 112 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 113 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM. На фиг. 114 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM. На фиг. 115 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 116 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM. На фиг. 117 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM. На фиг. 118 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 119 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM. На фиг. 120 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM. На фиг. 121 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 122 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM. На фиг. 123 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM. На фиг. 124 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 125 показан вид, иллюстрирующий группу кодового бита и группу бита символа, где кодLDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM. На фиг. 126 показан вид, иллюстрирующий правило назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM. На фиг. 127 показан вид, иллюстрирующий замену кодовых битов в соответствии с правилом назначения, где код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM, и кратное число b равно 1. На фиг. 128 показан вид, иллюстрирующий компоновку точек сигнала, где выполняют 1024QAM. На фиг. 129 показан вид, иллюстрирующий компоновку точек сигнала, где выполняют 4096QAM. На фиг. 130 показан вид, иллюстрирующий результат моделирования BER (частота ошибок битов),когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 131 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 132 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 133 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены нового способа замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 134 показан вид, иллюстрирующий замену кодовых битов, когда кратное число b равно 1. На фиг. 135 показан вид, иллюстрирующий замену кодовых битов, когда кратное число b равно 2,используя структуры замены кодовых битов, когда кратное число b равно 1. На фиг. 136 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий дли-9 022652 ну кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 137 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 138 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 139 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 140 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 141 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 142 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 143 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 144 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 145 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 146 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 1024QAM, и кратное число b равно 2. На фиг. 147 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 148 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 2/3, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 149 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 150 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 3/4, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 151 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 152 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 4/5, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 153 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 154 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 5/6, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 155 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 16200 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 156 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 8/9, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 157 показан вид, иллюстрирующий замену кодовых битов, когда код LDPC, имеющий длину кода 64800 и скорость кодирования 9/10, модулирован в соответствии с 4096QAM, и кратное число b равно 2. На фиг. 158 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 159 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 160 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 161 показан вид, иллюстрирующий результат моделирования BER, когда выполняют обработку замены в соответствии с новым способом замены и когда обработку замены в соответствии с новым способом замены не выполняют. На фиг. 162 показана блок-схема, представляющая пример конфигурации устройства 12 приема. На фиг. 163 показана блок-схема последовательности операций, иллюстрирующая процесс приема. На фиг. 164 показан вид, иллюстрирующий пример матрицы проверки на четность кода LDPC. На фиг. 165 показан вид, иллюстрирующий матрицу (матрицу проверки на четность преобразования), полученную путем применения замены строки и замены столбца к матрице проверки на четность. На фиг. 166 показан вид, иллюстрирующий матрицу проверки на четность преобразования, разделенную на модуль 55 битов. На фиг. 167 показана блок-схема, представляющая пример конфигурации устройства декодирования, в котором выполняют математическую операцию узла совместно для Р узлов. На фиг. 168 показана блок-схема, представляющая пример конфигурации блока 56 декодированияLDPC. На фиг. 169 показана блок-схема, представляющая пример конфигурации в соответствии с вариантом выполнения компьютера, в котором применяют настоящее изобретение. На фиг. 170 показан вид, иллюстрирующий пример замены кодовых битов. На фиг. 171 показан вид, иллюстрирующий другой пример замены кодовых битов. На фиг. 172 показан вид, иллюстрирующий дополнительный пример замены кодовых битов. На фиг. 173 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 174 показан вид, иллюстрирующий результат моделирования BER. На фиг. 175 показан вид, иллюстрирующий другой результат моделирования BER. На фиг. 176 показан вид, иллюстрирующий дополнительный результат моделирования BER. На фиг. 177 показан вид, иллюстрирующий еще один результат моделирования BER. На фиг. 178 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 16200. На фиг. 179 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800. На фиг. 180 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800. На фиг. 181 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/3 и длины кода 64800. На фиг. 182 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 16200. На фиг. 183 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 184 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 185 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 186 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/4 и длины кода 64800. На фиг. 187 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 16200. На фиг. 188 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 189 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 190 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 191 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 4/5 и длины кода 64800. На фиг. 192 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 16200. На фиг. 193 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 194 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 195 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 196 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 5/6 и длины кода 64800. На фиг. 197 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 16200. На фиг. 198 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 199 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 200 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 201 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 8/9 и длины кода 64800. На фиг. 202 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 203 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 204 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 205 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 9/10 и длины кода 64800. На фиг. 206 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64800. На фиг. 207 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 64800. На фиг. 208 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64800. На фиг. 209 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 64800. На фиг. 210 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64800. На фиг. 211 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 64800. На фиг. 212 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64800. На фиг. 213 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64800. На фиг. 214 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 64800. На фиг. 215 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64800. На фиг. 216 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64800. На фиг. 217 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 64800. На фиг. 218 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/4 и длины кода 16200. На фиг. 219 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/3 и длины кода 16200. На фиг. 220 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 2/5 и длины кода 16200. На фиг. 221 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 1/2 и длины кода 16200. На фиг. 222 показан вид, иллюстрирующий пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16200. На фиг. 223 показан вид, иллюстрирующий другой пример таблицы исходного значения матрицы проверки на четность для скорости кодирования 3/5 и длины кода 16200. На фиг. 224 показан вид, иллюстрирующий способ определения матрицы H проверки на четность по исходной таблице матрицы проверки на четность. На фиг. 225 показан вид, иллюстрирующий пример замены кодовых битов. На фиг. 226 показан вид, иллюстрирующий другой пример замены кодовых битов. На фиг. 227 показан вид, иллюстрирующий дополнительный пример замены кодовых битов. На фиг. 228 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 229 показан вид, иллюстрирующий результат моделирования BER. На фиг. 230 показан вид, иллюстрирующий другой результат моделирования BER. На фиг. 231 показан вид, иллюстрирующий дополнительный результат моделирования BER. На фиг. 232 показан вид, иллюстрирующий еще один результат моделирования BER. На фиг. 233 показан вид, иллюстрирующий пример замены кодовых битов. На фиг. 234 показан вид, иллюстрирующий другой пример замены кодовых битов. На фиг. 235 показан вид, иллюстрирующий дополнительный пример замены кодовых битов. На фиг. 236 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 237 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 238 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 239 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 240 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 241 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 242 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 243 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 244 показан вид, иллюстрирующий еще один дополнительный пример замены кодовых битов. На фиг. 245 показан вид, иллюстрирующий обработку мультиплексора 54, который составляет блок 53 обратного перемежения. На фиг. 246 показан вид, иллюстрирующий обработку блока 55 обратного перемежения скручивания столбцов. На фиг. 247 показана блок-схема, представляющая другой пример конфигурации устройства 12 приема. На фиг. 248 показана блок-схема, представляющая первый пример конфигурации системы приема,которую можно применять в устройстве 12 приема. На фиг. 249 показана блок-схема, представляющая второй пример конфигурации системы приема,которую можно применять в устройстве 12 приема. На фиг. 250 показана блок-схема, представляющая третий пример конфигурации системы приема,которую можно применять в устройстве 12 приема. Пояснение номеров ссылочных позиций: 11 - устройство передачи,12 - устройство приема,21 - блок кодирования LDPC,22 - перемежитель битов,23 - перемежитель четности,24 - перемежитель скручивания столбцов,25 - демультиплексор,26 - блок отображения,27 - блок ортогональной модуляции,31 - запоминающее устройство,32 - блок замены,51 - блок ортогональной демодуляции,52 - блок обратного отображения,53 - обратный перемежитель,54 - мультиплексор,55 - перемежитель скручивания столбцов,56 - блок декодирования LDPC,300 - запоминающее устройство для сохранения данных ребра,301 - селектор,302 - блок расчета проверочного узла,303 - блок циклического сдвига,- 13022652 304 - запоминающее устройство для сохранения данных ребра,305 - селектор,306 - запоминающее устройство данных приема,307 - блок расчета переменного узла,308 - схема циклического сдвига,309 - блок расчета декодированного слова,310 - блок изменения компоновки данных приема,311 - блок изменения компоновки декодированных данных,601 - блок обработки кодирования,602 - блок сохранения,611 - участок установки скорости кодирования,612 - участок считывания таблицы исходного значения,613 - участок формирования матрицы проверки на четность,614 - участок считывания информационных битов,615 - участок математический операции кодирования четности,616 - участок управления,701 - шина,702 - ЦПУ,703 - ПЗУ,704 - ОЗУ,705 - жесткий диск,706 - блок вывода,707 - блок ввода,708 - блок передачи данных,709 - привод,710 - интерфейс ввода/вывода,711 - съемные носители записи,1001 - блок обратной замены,1002 - запоминающее устройство,1011 - блок получения обратного перемежения четности,1021 - блок декодирования LDPC,1101 - блок получения,1101 - блок обработки декодирования линии передачи данных,1103 - блок обработки декодирования источника информации,1111 - блок вывода,1121 - блок записи Подробное описание изобретения На фиг. 7 показан пример конфигурации варианта выполнения системы передачи, в которой применяется настоящее изобретение (термин "система" обозначает логический агрегат множества устройств,независимо от того, включены или нет отдельные составляющие устройства в один корпус). На фиг. 7 показана система передачи, которая включает в себя устройство 11 передачи и устройство 12 приема. Устройство 11 передачи выполняет, например, передачу (широковещательную передачу) (пересылку) телевизионной программы широковещательной передачи. Таким образом, устройство 11 передачи,например, кодирует данные объекта, которые представляют собой объект передачи, такие как данные изображения, данные звука и т.д., как программу телевизионной широковещательной передачи, в кодLDPC, и передает полученные в результате данные, например, через канал 13 передачи данных, такой как спутниковый канал связи, наземные радиоволны и сеть кабельного телевидения. Устройство 12 приема представляет собой, например, тюнер, телевизионный приемник или STB(телевизионную приставку), предназначенные для приема телевизионной программы широковещательной передачи, и принимает коды LDPC, переданные в него из устройства 11 передачи, через канал 13 передачи данных, декодирует коды LDPC в данные объекта и выводит данные объекта. Здесь, как известно, коды LDPC, используемые в системе передачи по фиг. 7, проявляют очень высокую пропускную способность в канале передачи данных AWGN (аддитивный белый гауссов шум). Однако в канале 13 передачи данных, таком как наземные радиоволны, иногда возникают пакетные ошибки или уничтожение данных. Например, в системе OFDM (ортогональное мультиплексирование с частотным разделением каналов), в среде с многолучевым распространением, в которой отношение D/U(отношение желательной/нежелательной мощности) равно 0 дБ (нежелательная мощность=эхо-сигнал,эквивалентна мощности желательного сигнала=основной канал передачи данных), мощность определенного символа становится равной нулю (разрушение) в ответ на задержку эхо-сигнала (другие каналы распространения, кроме основного канала). Кроме того, также во время частотного дрожания сигнала (канал передачи данных, в котором эхосигнал с нулевой задержкой и с добавленной к нему допплеровской частотой (Допплер, где D/U равно 0 дБ, происходит случай, в котором мощность всего символа OFDM в определенный момент времени уменьшается до нуля (удаление) из-за допплеровской частоты. Кроме того, иногда возникают пакетные ошибки из-за ситуации, в которой на стороне устройства 12 приема проложены проводные линии от блока приема (не показан), такого как антенна или т.п., для приема сигнала из устройства 11 передачи к устройству 12 приема или из-за нестабильности источника питания в устройстве 12 приема. В то же время при декодировании кодов LDPC, поскольку выполняют математическую операцию переменного узла в соответствии с выражением (1), в котором выполняют суммирование (принимаемых значений uOi) кодовых битов LDPC, как можно видеть на описанной выше фиг. 5, в столбце матрицы H проверки на четность и, следовательно, в переменном узле, соответствующем кодовому биту кода LDPC,если возникает ошибка с кодовым битом, используемым для математической операции переменного узла, тогда снижается точность определяемого сообщения. Затем, поскольку при декодировании кода LDPC сообщение, определенное в переменном узле, соединенном с узлом проверки, используется для выполнения математической операции узла проверки в соответствии с выражением (7) в узле проверки, если количество узлов проверки, где (соответствующие кодовые биты LDPC) множество переменных узлов, подключенных к нему, одновременно проявляют ошибку (включая в себя уничтожение данных), становится большим, тогда ухудшаются характеристики декодирования. Например, если в двух или больше переменных узлах, соединенных с узлом проверки, одновременно возникает уничтожение данных, тогда узел проверки возвращает сообщение о том, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу, во все переменные узлы. В таком случае те узлы проверки, в которые было передано сообщение о равных вероятностях, не участвуют в одном цикле обработки декодирования (один набор математической операции переменного узла и математической операции узла проверки), и в результате требуется увеличенное количество повторений обработки декодирования. Следовательно, ухудшаются характеристики декодирования. Кроме того, увеличивается потребление энергии устройством 12 приема, которое выполняет декодирование кода LDPC. В соответствии с этим система передачи данных, показанная на фиг. 7, выполнена так, что устойчивость к пакетным ошибкам или уничтожению информации улучшается, в то время как поддерживаются характеристики канала передачи данных AWGN. На фиг. 8 показан пример конфигурации устройства 11 передачи по фиг. 7. На фиг. 8 устройство 11 передачи включает в себя блок 21 кодирования LDPC, перемежитель 22 битов, блок 26 отображения и блок 27 ортогональной модуляции. В блок 21 кодирования LDPC подают данные объекта. Блок 21 кодирования LDPC осуществляет кодирование LDPC для данных объекта, переданных в него, в соответствии с матрицей проверки на четность, в котором матрица проверки на четность, которая представляет собой блок, соответствующий битам проверки на четность кода LDPC, имеет лестничную структуру и выводит код LDPC, в котором данные объекта представляют собой информационные биты. В частности, блок 21 кодирования LDPC выполняет кодирование LDPC, состоящее в кодировании данных объекта в предписанный код LDPC, например, в соответствии со стандартами DVB-S.2 илиDVB-T.2, и выводит код LDPC, полученный в результате кодирования LDPC. Здесь, в соответствии со стандартом DVB-T.2 планируется принять коды LDPC, предписанные в стандарте DVB-S.2. Код LDPC, предписанный в стандарте DVB-S.2, представляет собой код IRA (накопление с неоднородным повторением), и матрица проверки на четность, которая представляет собой матрицу проверки на четность кодаLDPC, имеет лестничную структуру. Матрица проверки на четность и лестничная структура будут описаны ниже. Кроме того, код IRA описан, например, в публикации "Irregular Repeat-Accumulatecodes and Related Topics, p. 1-8, Sept. 2000. Код LDPC, выводимый из блока 21 кодирования LDPC, подают в перемежитель 22 битов. Перемежитель 22 битов представляет собой устройство обработки данных, предназначенное для перемежения данные, и включает в себя перемежитель 23 четности, перемежитель 24 скручивания столбцов и демультиплексор (DEMUX) 25. Перемежитель 23 четности выполняет перемежение четности перемежаемых битов проверки на четность кода LDPC из блока 21 кодирования LDPC в положения других битов проверки на четность и подает код LDPC после перемежения четности в перемежитель 24 скручивания столбцов. Перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов для кодаLDPC из перемежителя 23 четности и подает код LDPC после перемежения скручивания столбцов в демультиплексор 25. В частности, код LDPC передают после того, как два или больше его кодовых бита будут отображены на точки сигнала, представляющие один символ ортогональной модуляции, блоком 26 отображения, описанным ниже. Перемежитель 24 скручивания столбцов осуществляет, например, такое перемежение скручивания столбцов, которое описано ниже, как процесс изменения компоновки для кодовых битов LDPC из перемежителя 23 четности так, что множество кодовых битов для кода LDPC, соответствующих значению 1,включенных в одну произвольную строку матрицы проверки на четность, используемой в блоке 21 кодирования LDPC, не включены в один символ. Демультиплексор 25 выполняет обработку, состоящую в замене положений двух или больше кодовых битов для кода LDPC (которые должны представлять символ) из перемежителя 24 скручивания столбцов, для получения кода LDPC, устойчивость которого к AWGN была усилена. Затем демультиплексор 25 подает два или больше кодовых бита для кода LDPC, полученных путем обработки замены,как символ в блок 26 отображения. Блок 26 отображения отображает символ из демультиплексора 25 на точки сигналов, определенные способом модуляции, таким как ортогональная модуляция (многозначная модуляция), осуществляющимся блоком 27 ортогональной модуляции. В частности, блок 26 отображения отображает код LDPC из демультиплексора 25 на точку сигнала,определенную системой модуляции, на плоскость IQ (совокупность IQ), определенную осью I, представляющей компонент I, который находится в фазе с несущей, и осью q, представляющей компонент q, который ортогонален несущей волне. Здесь, в качестве способа модуляции для ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, приняты способы модуляции, включающие в себя, например, способ модуляции,определенный в стандартах DVB-T, т.е., например, доступны QPSK (квадратурная фазовая манипуляция), 16QAM (квадратурная амплитудная манипуляция), 64QAM, 256QAM, 1024QAM, 4096QAM и т.д. Какой способ модуляции должен использоваться для ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, устанавливается заранее, например, когда оператор использует операцию устройства 11 передачи. Следует отметить, что блок 27 ортогональной модуляции может осуществлять некоторую другую ортогональную модуляцию, такую как, например, 4 РАМ (ИАМ, импульсноамплитудная модуляция). Символ, отображенный на точку сигнала блоком 26 отображения, подают в блок 27 ортогональной модуляции. Блок 27 ортогональной модуляции выполняет ортогональную модуляцию несущей в соответствии с(символом, отображенным на) точкой сигнала из блока 26 отображения и передает сигнал модуляции,полученный в результате ортогональной модуляции, через канал 13 передачи данных (фиг. 7). Теперь на фиг. 9 представлена матрица H проверки на четность, используемая при кодированииLDPC блоком 21 кодирования LDPC по фиг. 8. Матрица H проверки на четность имеет структуру LDGM (матрица генерирования с малой плотностью) и может быть представлена выражением H=[HAHT] из информационной матрицы HA участка, соответствующего информационным битам, и матрицы HT четности, которая соответствует битам проверки на четность среди кодовых битов LDPC (матрица, в которой элементы информационной матрицы HA представляют собой элементы с левой стороны и элементы матрицы HT четности представляют собой элементы с правой стороны). Здесь количество информационных битов и количество битов проверки на четность среди кодовых битов одного кода LDPC (одно кодовое слово) называется длиной K информации и длиной М четности и количество битов для кодовых битов одного кода LDPC называется длиной N кода (= K+М). Длина K информации и длина М четности для кода LDPC с определенной длиной N кода зависят от скорости кодирования. В то же время матрица H проверки на четность представляет собой матрицу, у которой количество строкстолбцов равно МN. Затем матрица HA информации представляет собой матрицу размером MK и матрица HT четности представляет собой матрицу размером ММ. На фиг. 10 показана матрица HT четности матрицы H проверки на четность для кода LDPC, предписанного в соответствии со стандартом DVB-S.2 (и DVB-T.2). Матрица HT четности матрицы H проверки на четность кода LDPC, предписанного в соответствии со стандартом DVB-S.2, имеет лестничную структуру, в которой элементы со значением 1 расположены в виде лестницы, как можно видеть на фиг. 10. Вес строки матрицы HT четности равен 1 для первой строки, но равен 2 для всех остальных строк. В то же время вес столбца равен 1 для последнего столбца,но равен 2 для всех остальных столбцов. Как описано выше, код LDPC матрицы H проверки на четность, в которой матрица HT четности имеет лестничную структуру, может быть надежно произведен, используя матрицу H проверки на четность. В частности, код LDPC (одно кодовое слово) представлен вектором с строки, и вектор а столбца,полученный путем транспозиции вектора строки, представлен как cT. Кроме того, часть информацион- 16022652 ных битов из вектора c строки, который представляет собой код LDPC, представлена вектором A строки и часть битов проверки на четность представлена вектором T строки. Здесь, в данном случае, вектор с строки может быть представлен выражением c=[AT] из вектора а строки, как информационные биты, и вектор T строки, как биты проверки на четность (вектор строки, в котором элементы вектора A строки представляют собой элементы с левой стороны, и элементы вектораT строки представляют собой элементы с правой стороны). Необходимо, чтобы матрица H проверки на четность и вектор c=[AT] строки, как код LDPC, удовлетворяли выражению HcT=0, и где матрица HT четности матрицы H=[HAHT] проверки на четность имеет такую лестничную структуру, как показано на фиг. 10, вектор T строки, как биты проверки на четность,которые формируют вектор c=[AT] строки, который удовлетворяет выражению HcT=0, может быть последовательно определен путем последовательной установки элементов в строках, начинающихся с элементов в первой строке вектора HcT столбца, в выражении HcT=0, равными нулю. На фиг. 11 показана матрица H проверки на четность кода LDPC и веса столбца, определенные в стандарте DVB-S.2 (и DVB-T.2). В частности, в позиции A на фиг. 11 показана матрица H проверки на четность кода LDPC, определенного в стандарте DVB-S.2. Что касается столбцов KX из первого столбца матрицы H проверки на четность, вес столбца равенX; что касается следующих столбцов K3, вес столбца равен 3; что касается следующих М-1 строк, вес столбца равен 2; и что касается последнего одного столбца, вес столбца равен 1. Здесь KX+K3+M-1+1 равно длине N кода. В стандарте DVB-S.2 столбцы с номерами KX, K3 и М (длина четности), а также вес X столбца предписаны таким образом, как можно видеть в позиции В на фиг. 11. В частности, в позиции В на фиг. 11 иллюстрируются столбцы с номерами KX, K3 и М, а также весX столбца для разных скоростей кодирования кодов LDPC, предписанных в стандарте DVB-S.2. В стандарте DVB-S.2 предписаны коды LDPC с длинами N кода 64800 и 16200 битов. Как можно видеть в позиции В на фиг. 11, для кода LDPC, длина N кода которого равна 64800 битов, предписаны 11 скоростей кодирования (номинальные скорости) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5,5/6, 8/9 и 9/10 и для кода LDPC с длиной N кода 16200 битов предписаны 10 скоростей кодирования 1/4,1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9. Что касается кодов LDPC, известно, что кодовые биты, соответствующие столбцу матрицы H проверки на четность, которая имеет более высокий вес столбца, проявляют меньшую частоту появления ошибок. Матрица H проверки на четность, предписанная в соответствии со стандартом DVB-S.2 и показанная на фиг. 11, проявляет тенденцию, состоящую в том, что столбец, расположенный ближе к головной стороне (левая сторона), имеет более высокий вес столбца. В соответствии с этим код LDPC, соответствующий матрице H проверки на четность, имеет тенденцию, состоящую в том, что кодовый бит, расположенный ближе в голове, обладает более высокой устойчивостью к ошибкам (имеет более высокую устойчивость к ошибке), и кодовый бит, расположенный ближе к хвосту, имеет более низкую устойчивость к ошибке. На фиг. 12 иллюстрируется компоновка (точки сигнала, соответствующие) 16 символов на плоскости IQ, где выполняют модуляцию 16QAM с помощью блока 27 ортогональной модуляции по фиг. 8. В частности, в позиции A на фиг. 12 иллюстрируются символы 16QAM. В 16QAM один символ представляет 4 бита, и существуют 16 (=24) символов. Затем эти 16 символов располагают так, что они формируют квадратную форму 44 символа в направлении Iнаправлениеq, с центром в начале координат плоскости IQ. Теперь, если i+1-й бит от старшего значащего бита строки битов, представленной одним символом,будет представлен как бит yi, тогда 4 бита, представленные одним символом модуляции 16QAM, могут быть представлены как биты у 0, у 1 y2 и у 3 в порядке, начиная со старшего значащего бита. В случае, когда способ модуляции представляет собой 16QAM, 4 кодовых бита для кода LDPC установлены (выражены символически) как символ (значение символа) из 4 битов у 0-у 3. В позиции В на фиг. 12 обозначены границы бита в отношении 4 битов (ниже бит также называется битом символа), у 0-у 3, представленных символом 16QAM. Здесь граница бита, относящаяся к биту yi символа (на фиг. 12 i=0, 1, 2, 3), обозначает границу между символом, бит yi которого равен 0, и другим символом, бит yi которого равен 1. Как можно видеть в позиции В на фиг. 12, что касается старшего значимого бита у 0 символа среди 4 битов у 0-у 3 символа, представленных символом 16QAM, только одно местоположение на оси q в плоскости IQ образует границу битов, и что касается второго бита y1 символа (второй от старшего значащего бита), только одно место на оси I на плоскости IQ образует границу бита. Кроме того, что касается третьего бита у 3 символа, каждое из двух мест положений между первым и вторым столбцами и между третьим, и четвертым столбцами слева от символа 44 образуют границу. Кроме того, что касается четвертого бита у 3 символа, каждое из двух мест положения между первой и второй строками и между третьей и четвертой строками символа 44 образует границу. В бите y1 символа, представленном символом, менее вероятно возникает ошибка, и у вероятность его ошибки уменьшается по мере того, как количество символов, расположенных далее от границы бита,увеличивается, но вероятность ошибки становится выше по мере того, как количество символов, расположенных ближе к границе битов, увеличивается. Если бит, в котором менее вероятно возникает ошибка (устойчивый к ошибке), называется "сильным битом", а бит, в котором более вероятно возникает ошибка (менее устойчивый к ошибке), называется "слабым битом", тогда, что касается 4 битов у 0-у 3 символа, представленных символами 16QAM, старший значимый бит у 0 символа и второй бит y1 символа представляют сильные биты и третий бит у 2 символа и четвертый бит у 3 символа представляют собой слабые биты. На фиг. 13-15 иллюстрируются компоновки (точек сигнала, соответствующих) 64 символам в плоскости IQ, где осуществляют модуляцию 64QAM с использованием блока 27 ортогональной модуляции по фиг. 8. При модуляции 64QAM один символ представляет 6 битов, и существуют 64 (=26) символа. Затем эти 64 символа размещают таким образом, что они образуют квадрат размером 88 символов в направлении Iнаправление q с центром в начале координат плоскости IQ. Биты символов, представленные одним символом 64QAM, могут быть представлены как биты у 0,у 1, у 2, у 3, у 4 и y5 по порядку, начиная со старшего значащего бита. В случае, когда способ модуляции представляет собой 64QAM, 6 кодовых битов для кода LDPC устанавливают (выражают символически) как символ (значение символа) 6 битов у 0-y5. Здесь на фиг. 13 обозначены границы битов в отношении старшего значимого бита у 0, символа и второго бита y1 символа среди битов у 0-y5 символов, для символов 64QAM; на фиг. 14 обозначены границы битов, относящиеся к третьему биту у 2 символа и четвертому биту у 3 символа; и на фиг. 15 обозначены границы битов, относящиеся к пятому биту у 4 символа и шестому биту y5 символа. Как можно видеть на фиг. 13, количество границ битов в отношении каждого из старшего значимого бита у 0 символа и второго бита y1 символа равно единице. В то же время, как можно видеть на фиг. 14,количество границ битов, относящихся к каждому из третьего бита у 2 символа и четвертого бита у 3 символа, равно двум и, как можно видеть на фиг. 15, количество границ битов, относящихся к каждому из пятого бита у 4 символа и шестого бита y5 символа, равно четырем. В соответствии с этим среди битов у 0-у 5 символов для символов 64QAM старший значимый бит у 0 символа и второй бит y1 символа представляют собой самые сильные биты и третий бит у 2 символа и четвертый бит у 3 символа представляют собой вторые самые сильные биты. Затем пятый бит у 4 символа и шестой бит у 5 символа представляют собой самые слабые биты. На фиг. 12 и 13-15 можно видеть, что, в том что касается битов символа для символов ортогональной модуляции, проявляется тенденция, состоящая в том, что бит более высокого порядка представляет собой сильный бит и бит более низкого порядка представляет собой слабый бит. Здесь, как описано выше со ссылкой на фиг. 11, код LDPC, выводимый из блока 21 кодированияLDPC (фиг. 8), включает в себя кодовые биты, которые устойчивы к ошибкам, и кодовые биты, которые в меньшей степени устойчивы к ошибкам. В то же время, как описано выше со ссылкой на фиг. 12-15, биты символов для символов ортогональной модуляции, выполняемой блоком 27 ортогональной модуляции, включают в себя сильные биты и слабые биты. В соответствии с этим, если кодовый бит для кода LDPC, обладающего малой устойчивостью к ошибке, будет назначен слабому биту символа для символа ортогональной модуляции, тогда понижается в целом устойчивость к ошибкам. Поэтому был предложен перемежитель, который выполняет перемежение кодовых битов для кодаLDPC таким образом, что кодовые биты LDPC, которые имеют низкую устойчивость к ошибке, выделяют для сильных битов (битов символов) для символа ортогональной модуляции. Демультиплексор 25 по фиг. 8 осуществляет обработку перемежителя. На фиг. 16 показан вид, иллюстрирующий обработку демультиплексора 25 по фиг. 8. В частности, в позиции A на фиг. 16 показан пример функциональной конфигурации демультиплексора 25. Демультиплексор 25 включает в себя запоминающее устройство 31 и блок 32 замены. В запоминающее устройство 31 подают код LDPC из блока 21 кодирования LDPC. Запоминающее устройство 31 имеет емкость сохранения для сохранения mb битов в (горизонтальном) направлении строки и сохранения N/(mb) битов в (вертикальном) направлении столбца. Запоминающее устройство 31 записывает кодовые биты LDPC, подаваемые в него, в направлении столбца и считывает кодовые биты в направлении строки и затем передает считанные кодовые биты в блок 32 замены. Здесь N (=длина K информации + длина М четности) представляет длину кода для кода LDPC, как описано выше. Кроме того, m представляет собой количество битов для кодовых битов LDPC, равное одному символу, и b представляет собой заданное положительное целое число, которое представляет собой кратное число, используемое для умножения m на целое число. Мультиплексор 25 преобразует (выражает символически) кодовые биты LDPC в символы, как описано выше, и кратное число b представляет количество символов, получаемых в результате однократной символического выражения с помощью мультиплексора 25. В позиции A на фиг. 16 показан пример конфигурации демультиплексора 25 в случае, когда система модуляции представляет собой 64QAM и, соответственно, количество m битов кодовых битов LDPC,представляющих собой один символ, равно 6 битов. Кроме того, в позиции A на фиг. 16, кратное число b равно 1, и, соответственно, запоминающее устройство 31 имеет емкость сохранения N/(61)(61) битов в направлении столбцанаправлении строки. Здесь область сохранения запоминающего устройства 31, которая продолжается в направлении столбца и включает в себя один бит в направлении строки, ниже называется, соответственно, столбцом. В позиции A на фиг. 16 запоминающее устройство 31 включает в себя шесть (= 61) столбцов. Демультиплексор 25 выполняет запись кодовых битов для кода LDPC в направлении сверху вниз столбца, который формирует запоминающее устройство 31 (в направлении столбца), начиная со столбца с левой стороны в направлении столбца с правой стороны. Затем, если запись кодовых битов заканчивается самым нижним битом в самом правом столбце, тогда кодовые биты считывают и передают в блок 32 замены в виде модуля из 6 битов (mb битов) в направлении строки, начиная с первой строки для всех столбцов, которые образуют запоминающее устройство 31. Блок 32 замены осуществляет обработку замены, состоящую в замене положения кодовых битов из 6 битов из запоминающего устройства 31, и выводит эти 6 битов, полученных в результате замены, как 6 битов у 0, у 1, у 2, у 3, y4 и у 5 символов, которые представляют собой один символ 64QAM. В частности, в то время как mb кодовых битов (в данном случае 6 битов) считывают в направлении строки из запоминающего устройства 31, если i-й бит (i=0, 1, , mb-1) от старшего значащего бита средиmb кодовых битов, считанных из запоминающего устройства 31, представлен битом bi, тогда 6 кодовых битов, считанных в направлении строки из запоминающего устройства 31, могут быть представлены как биты b0, b1, b2, b3, b4 и b6 в порядке, начиная со старшего значащего бита. Взаимосвязь веса столбца, описанного выше со ссылкой на фиг. 11, приводит к тому, что кодовый бит, расположенный в направлении бита b0, представляет собой кодовый бит, обладающий высокой устойчивостью к ошибке, в то время как кодовый бит в направлении бита b5 представляет собой кодовый бит с низкой устойчивостью к ошибке. Блок 32 замены выполняет обработку замены, состоящую в замене положения 6 кодовых битовb0-b5 из запоминающего устройства 31 таким образом, что кодовый бит, обладающий низкой устойчивостью к ошибке среди 6 кодовых битов b0-b5 из запоминающего устройства 31, может быть назначен биту,который имеет высокую устойчивость среди битов у 0-y5 символов одного символа 64QAM. Здесь, в качестве способа замены для замены 6 кодовых битов b0-b5 из запоминающего устройства 31 так, чтобы они были назначены для 6 битов у 0-y5 символов, представляющих один символ 64QAM,были предложены различные системы. В позиции В на фиг. 16 иллюстрируется первый способ замены; в позиции С на фиг. 16 иллюстрируется второй способ замены; и в позиции D на фиг. 16 иллюстрируется третий способ замены. В позиции В на фиг. 16 - в позиции D на фиг. 16 (также аналогично фиг. 17, описанной ниже) сегмент линии, взаимно соединяющий биты bi и yj, обозначает, что кодовый бит bi назначают для бита yj символа (заменяют на положение бита yj символа). Что касается первого способа замены, показанного в позиции В на фиг. 16, предлагается принять один из трех видов способов замены и в качестве второго способа замены в позиции С на фиг. 16 предлагается принять один из двух видов способов замены. В качестве третьего способа замены, показанного в позиции D на фиг. 16, предлагается выбрать и использовать шесть видов способов замены по порядку. На фиг. 17 иллюстрируется пример конфигурации демультиплексора 25 в случае, в котором способ модуляции представляет собой 64QAM (соответственно, количество m битов кодовых битов LDPC, отображаемых на один символ, равно 6, аналогично показанному на фиг. 16), и кратное число b равно 2, и четвертый способ замены. В случае, когда кратное число b равно 2, запоминающее устройство 31 имеет емкость сохранения,равную N/(62)(62) битов в направлении столбцанаправлении строки и включает в себя 12 (= 62) столбцов. В позиции A на фиг. 17 представлен порядок записи кода LDPC в запоминающее устройство 31. Демультиплексор 25 осуществляет запись кодовых битов для кода LDPC в направлении сверху вниз столбца, который формирует запоминающее устройство 31 (в направлении столбца), начиная со столбца с левой стороны, в направлении столбца с правой стороны, как описано выше со ссылкой на фиг. 16. Затем, если запись кодовых битов заканчивается самым нижним битом в самом правом столбце, тогда кодовые биты считывают и передают в блок 32 замены в модулях размером 12 битов (mb битов) в направлении строки, начиная с первой строки, для всех столбцов, которые формируют запоминающее устройство 31. Блок 32 замены выполняет обработку замены, состоящую в замене положения 12 кодовых битов из запоминающего устройства 31 в соответствии с четвертым способом замены, и выводит 12 битов, полученных в результате замены, как 12 битов, представляющих два символа (b символов) 64QAM, в частности как 6 битов у 0, у 1, y2, у 3, y4 и у 5 символов, представляющих один символ 64QAM, и 6 битов у 0, у 1, y2,у 3, y4 и y5 символов, представляющих следующий один символ. Здесь, в позиции В на фиг. 17 иллюстрируется четвертый способ замены, состоящий в обработке замены, выполняемой блоком 32 замены, показанном в позиции A на фиг. 17. Следует отметить, что в случае, когда кратное число b равно 2 (также аналогично случаю, когда кратное число b равно или больше чем 3), при обработке замены, mb кодовых битов выделяют для mb битов символов для b последовательных символов. В следующем описании, включая описание, приведенное со ссылкой на фиг. 17, i+1-й бит от старшего значащего бита среди mb битов символов для b последовательных символов, представлен как бит (бит символа) yi для удобства описания. Кроме того, какой способ замены является оптимальным, т.е. какой способ замены обеспечивает улучшенную частоту появления ошибок в канале передачи данных AWGN, зависит от скорости кодирования, длины кодов и способа модуляции кода LDPC и т.д. Теперь, со ссылкой на фиг. 18-20 будет описано перемежение четности, выполняемое перемежителем 23 четности по фиг. 8. На фиг. 18 показана (часть) графа Таннера матрицы проверки на четность для кода LDPC. Если множество (соответствующих кодовых битов) переменных узлов, соединенных с узлом проверки таким образом, что в двух переменных узлах наблюдаются ошибки, такие как одновременное уничтожение информации, как показано на фиг. 18, тогда узел проверки возвращает сообщение равной вероятности, представляющее, что вероятность того, что значение может быть равно 0, и вероятность того,что значение может быть равно 1, равны друг другу во всех переменных узлах, соединенных с узлом проверки. Поэтому, если множество переменных узлов, соединенных с одним и тем же узлом проверки,будут одновременно переведены в состояние уничтожения информации или т.п., то ухудшается характеристика декодирования. В частности, код LDPC, выводимый из блока кодирования LDPC по фиг. 8 и предписанный в соответствии со стандартом DVB-S.2, представляет собой код IRA, и матрица HT четности матрицы H проверки на четность имеет лестничную структуру, как показано на фиг. 10. На фиг. 19 иллюстрируется матрица HT четности, имеющая лестничную структуру, и граф Таннера,соответствующий матрице HT четности. В частности, в позиции A на фиг. 19 показана матрица HT четности, имеющая лестничную структуру, и в позиции В на фиг. 19 показан граф Таннера, соответствующий матрице HT четности, показанной в позиции A на фиг. 19. В случае, когда матрица HT четности имеет лестничную структуру, в графе Таннера матрицы HT четности переменные узлы кода LDPC, которые соответствуют столбцу элемента матрицы HT четности,имеющие значение 1, и все сообщение определено с использованием соседних кодовых битов (битов четности), соединены с одним и тем же проверочным узлом. В соответствии с этим, если соседние биты четности, описанные выше, переведены в состояние ошибки из-за пакетных ошибок, уничтожения данных или т.п., тогда, поскольку узел проверки, с которым соединено множество переменных узлов, соответствующих множеству битов четности, в которых возникала ошибка (переменные узлы, сообщение которых должно быть определено с использованием битов четности), возвращает сообщение равной вероятности, представляющее, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, могут быть равны друг другу, в переменные узлы, соединенные с узлом проверки, рабочие характеристики декодирования ухудшаются. Затем, когда длина пакета (количество битов, которые составляют ошибку в пакете) велика,характеристики декодирования дополнительно ухудшаются. Поэтому для предотвращения описанного выше ухудшения рабочих характеристик декодирования перемежитель 23 четности (фиг. 8) выполняет перемежение, состоящее в перемежении битов четности кода LDPC из блока 21 кодирования LDPC, в положения других битов четности. На фиг. 20 показана матрица HT четности, представляющая собой матрицу H проверки на четность для кода LDPC после перемежения четности, выполненного с помощью перемежителя 23 четности по фиг. 8. Здесь информационная матрица HA для матрицы H проверки на четность, соответствующей кодуLDPC, предписанная в соответствии со стандартом DVB-S.2 и выводимая из блока 21 кодирования Циклическая структура означает структуру, в которой определенный столбец совпадает с другим столбцом в состоянии циклической работы, и включает в себя, например, структуру, в которой для каждых Р столбцов положения со значением 1 в строках Р столбцов совпадают с положениями, в которые первый один из Р столбцов циклически сдвинут в направлении столбца на величину, которая увеличивается пропорционально значению q, полученному путем деления длины М четности. В дальнейшем, количество Р столбцов в циклической структуре соответственно называется числом модуля столбцов циклической структуры. В качестве кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из блока 21 кодированияLDPC, доступны два кода LDPC, включающие в себя коды с длиной N кода, равной 64800 и 16200 битов,как описано выше со ссылкой на фиг. 11. Теперь, если обратить внимание на код LDPC, длина N кода которого составляет 64800 битов из двух разных кодов LDPC, с длиной N кода 64800 и 16200 битов, тогда доступны одиннадцать разных скоростей кодирования как скорости кодирования кода LDPC, с длиной N кода, равной 64800 битов, как описано выше со ссылкой на фиг. 11. Что касается кодов LDPC с длиной N кода 64800 битов и которые имеют одиннадцать разных скоростей кодирования, в стандарте DVB-S.2 предписано, что столбец с номером Р циклической структуры предписан для числа 360, которое представляет собой один из делителей длины М четности, за исключением 1 и М. Кроме того, что касается кодов LDPC, длина N кодов которых составляет 64800 битов и которые имеют одиннадцать разных скоростей кодирования, длина М четности имеет значение, не содержащее простые числа, и представлена выражением М=qР=q360, использующее значение q, которое отличается, в зависимости от скорости кодирования. В соответствии с этим значение q также представляет собой один из делителей длины М четности, за исключением 1 и М, аналогично номеру Р столбца циклической структуры, и его получают путем деления длины М четности на номер Р столбца циклической структуры(произведение Р и q, которое представляет собой делители длины М четности, составляет длину М четности). В случае, когда длина информации представлена как K, и целое число больше 0, но меньше чем Р,представлено как х, в то время как целое число большее 0, но меньшее q, представлено как у, перемежитель 23 четности выполняет перемежение, как перемежение четности, K+qx+y+10-го кодового бита среди битов четности, которые составляют кодовые биты от K+1-го до K+M-го (K+M=N) LDPC из блока 21 кодирования LDPC, до положения K+Ру+х+1-го кодового бита. В соответствии с таким перемежением четности, поскольку биты четности (соответствующие битам четности) в переменных узлах, соединенных с одним узлом проверки, расположены на расстоянии, соответствующем числу Р столбцов циклической структуры, здесь на расстоянии 360 битов, где длина пакета меньше чем 360 битов, можно предотвратить такую ситуацию, в которой множество переменных узлов,соединенных с одним и тем же проверочным узлом, одновременно становятся узлами с ошибкой. В результате может быть улучшена устойчивость к пакетной ошибке. Следует отметить, что код LDPC после перемежения четности, в соответствии с которымK+qx+y+1-й кодовый бит перемежают с положением K+Ру+х+1-го кодового бита, совпадает с кодомLDPC матрицы проверки на четность (ниже называется также матрицей преобразования проверки на четность), полученной в результате замены столбцов, состоящей в замене K+qx+y+1-го столбца исходной матрицы H проверки на четность на K+Ру+х+1-й столбец. Кроме того, в матрице четности матрицы преобразования проверки на четность, псевдоциклическая структура модуля которой составляет Р столбцов (на фиг. 20 360 столбцов), выглядит так, как показано на фиг. 20. Здесь, псевдоциклическая структура обозначает структуру, которая имеет участок, имеющий циклическую структуру, за исключением его части. В столбце преобразования проверки на четность, полученном путем применения замены столбца, соответствующей перемежению четности для матрицы проверки на четность кода LDPC, предписанного в стандарте DVB-S.2, на участке из 360 строк 360 столбцов (матрица сдвига, описанная ниже) в правом угловом участке не достает одного элемента 1 (который имеет значение 0). Поэтому матрица преобразования проверки на четность не имеет (полную) циклическую структуру, но имеет псевдоциклическую структуру. Следует отметить, что матрица преобразования проверки на четность по фиг. 20 представляет собой матрицу, в которой также применяют замену строк (замена строк), для построения матрицы преобразования проверки на четность из описанной ниже матрицы конфигурации, к исходной матрице H проверки на четность, в дополнение к замене столбцов, которая соответствует перемежению четности. Теперь будет описано перемежение скручивания столбцов в качестве обработки изменения компоновки с использованием перемежителя 24 скручивания столбцов по фиг. 8, со ссылкой на фиг. 21-24. В устройстве 11 передачи по фиг. 8 два или больше из кодовых битов для кода LDPC передают как один символ, как описано выше, для улучшения эффективности использования частот. В частности, например, в случае, когда 2 бита кодовых битов используют для формирования одного символа, в качестве способа модуляции используют, например, QPSK, но в случае, когда 4 бита кодовых битов используют для формирования одного символа, например, 16QAM используют как способ модуляции. В случае, когда два или больше из кодовых битов передают как один символ таким образом, если уничтожение данных или подобное происходит для определенного символа, все из кодовых битов этого символа превращаются в ошибку (уничтожение данных). В соответствии с этим для уменьшения вероятности того, что во множестве переменных узлов (кодовых битов, соответствующих переменным узлам), соединенных с одним и тем же узлом проверки, может одновременно возникнуть уничтожение данных, для улучшения рабочих характеристик декодирования необходимо исключить соединение переменных узлов, соответствующих кодовым битам одного символа, с одним и тем же узлом проверки. В то же время в матрице H проверки на четность кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из блока 21 кодирования LDPC, матрица HA информации имеет циклическую структуру и матрица HT четности имеет лестничную структуру, как описано выше. Затем, в матрице проверки преобразования проверки на четность, которая представляет собой матрицу проверки на четность кода LDPC,после перемежения четности, циклическая структура (точнее, псевдоциклическая структура, как описано выше) проявляется также в матрице четности, как описано со ссылкой на фиг. 20. На фиг. 21 показана матрица преобразования проверки на четность. В частности, в позиции A на фиг. 21 иллюстрируется матрица преобразования проверки на четность для матрицы H проверки на четность, которая имеет длину N кода, равную 64800 битов, и скорость (r) кодирования, равную 3/4. В позиции A на фиг. 21 положение элемента, имеющего значение 1 в матрице преобразования проверки на четность, обозначено точкой . На фиг. 21 В процесс выполняют с помощью демультиплексора 25 (фиг. 8) для кода LDPC матрицы преобразования четности, показанной в позиции A на фиг. 21, т.е. для кода LDPC после перемежения четности. На фиг. 21 В кодовые биты LDPC после перемежения четности записывают в направлении столбцов в четырех столбцах, которые формируют запоминающее устройство 31 демультиплексора 25, используя 16QAM, как способ модуляции. Кодовые биты, записанные в направлении столбцов в четырех столбцах, которые формируют запоминающее устройство 31, считывают в направлении строки в единицах по 4 бита, которые составляют один символ. В таком случае 4 кодовых бита В 0, В 1, В 2 и В 3, которые составляют один символ, иногда составляют кодовые биты, соответствующие 1, и включены в одну произвольную строку матрицы проверки на четностьпосле преобразования, показанного в позиции A на фиг. 21, в этом случае переменные узлы, соответствующие кодовым битам В 0, B1, В 2 и В 3, соединены с одним и тем же узлом проверки. В соответствии с этим в случае, когда 4 кодовых бита В 0, В 1, В 2 и В 3 одного символа становятся кодовыми битами, соответствующими 1, и включены в одну произвольную строку, если происходит уничтожение данных в символе, тогда тот же узел проверки, с которым соединены переменные узлы, соответствующие кодовым битам В 0, B1, В 2 и В 3, не может определить соответствующее сообщение. В результате ухудшаются характеристики декодирования. Также, что касается других скоростей кодирования, кроме скорости кодирования 3/4, множество кодовых битов, соответствующих множеству переменных узлов, подключенных к одному и тому же узлу проверки, аналогично, иногда составляют один символ 16QAM. Поэтому перемежитель 24 скручивания столбцов выполняет перемежение скручивания столбцов, в котором кодовые биты для кода LDPC после перемежения четности из перемежителя 23 четности перемежают таким образом, что множество кодовых битов, соответствующих 1, включенных в одну произвольную строку матрицы преобразования проверки на четность, не включены в один символ. На фиг. 22 показан вид, иллюстрирующий перемежение скручивания столбцов. В частности, на фиг. 22 иллюстрируется запоминающее устройство 31 (фиг. 16 и 17) демультиплексора 25. Запоминающее устройство 31 имеет емкость сохранения для сохранения mb битов в направлении столбцов (вертикальном направлении) и сохраняет N/(mb) битов в направлении строки (в горизонтальном направлении) и включает в себя mb столбцов, как описано на фиг. 16. Затем перемежитель 24 скручивания столбцов записывает кодовые биты для кода LDPC в направлении столбцов в запоминающее устройство 31 и управляет начальным положением записи, когда кодовые биты считывают в направлении строки, для выполнения перемежения скручивания столбцов. В частности, перемежитель 24 скручивания столбцов соответствующим образом изменяет начальное положение записи, в котором должна быть начата запись кодовых битов для каждого из множества столбцов таким образом, что множество кодовых битов, считанных в направлении строки, используемых для составления одного символа, могут не стать кодовыми битами, соответствующими 1, и включены в одну произвольную строку матрицы преобразования проверки на четность (изменяет конфигурацию кодовых битов для кода LDPC таким образом, что множество кодовых битов, соответствующих 1 и вклю- 22022652 ченных в одну произвольную строку матрицы проверки на четность, могут не быть включены в один и тот же символ). Здесь, на фиг. 22 показан пример конфигурации запоминающего устройства 31, когда способ модуляции представляет собой 16QAM и, кроме того, кратное число b, описанное выше со ссылкой на фиг. 16, равно 1. В соответствии с этим количество m битов кодовых битов для кода LDPC, составляющих один символ, равно 4 битам, и запоминающее устройство 31 сформировано из четырех (= mb) столбцов. Перемежитель 24 скручивания столбцов (вместо демультиплексора 25, показанного на фиг. 16),осуществляет запись кодовых битов для кода LDPC в направлении сверху вниз (направление столбца) в четырех столбцах, которые формируют запоминающее устройство 31, начиная со столбца с левой стороны в направлении столбцов с правой стороны. Затем, когда запись кодовых битов заканчивается в самом правом столбце, перемежитель 24 скручивания столбцов считывает кодовые биты в модуле по 4 бита (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые формируют запоминающее устройство 31, и выводит эти кодовые биты, как код LDPC, после перемежения скручивания столбцов в блок 32 замены (фиг. 16 и 17) демультиплексора 25. Однако если адрес головного (самого верхнего) положения каждого столбца будет представлен как 0 и адреса положений в направлении столбцов будут представлены целыми числами в порядке возрастания, тогда перемежитель 24 скручивания столбцов устанавливает для самого левого столбца положение начала записи для положения с адресом 0; устанавливает для второго столбца (слева) положение начала записи как положение с адресом 2; устанавливает для третьего столбца положение начала записи в положение с адресом 4 и устанавливает для четвертого столбца положение начала записи в положение с адресом 7. Следует отметить, что, в том что касается столбцов, для которых начальное положение записи представляет собой любое другое положение, кроме положения с адресом 0, после того как кодовые биты будут записаны в самом нижнем положении, положение записи возвращается вверх (положение с адресом 0), и выполняют запись вплоть до положения, непосредственно предшествующего начальному положению записи. После этого выполняют запись в следующий (правый) столбец. В результате выполнения такого перемежения скручивания столбцов, как описано выше, такая ситуация, в которой множество кодовых битов, соответствующих множеству переменных узлов, соединенных с одним и тем же узлом проверки, состоят из одного символа 16QAM (включены в тот же символ) для кодов LDPC со всеми скоростями кодирования, с длиной N кода равной 64800, как предписано в соответствии со стандартом DVB-S.2, может быть предотвращена, и в результате могут быть улучшены рабочие характеристики декодирования в канале передачи данных, в котором происходит уничтожение информации. На фиг. 23 иллюстрируется количество столбцов запоминающего устройства 31, необходимых для перемежения скручивания столбцов, и адрес начального положения записи для каждого способа модуляции для кодов LDPC для одиннадцати разных скоростей кодирования, имеющих длину N кода 64800, как предписано в соответствии со стандартом DVB-S.2. В случае, когда кратное число b равно 1 и, кроме того, поскольку, например, QPSK принят как способ модуляции, количество m битов одного символа составляет 2 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет два столбца для сохранения 21 (= mb) битов в направлении строки и сохраняет 64800/(21) бита в направлении столбцов. Затем исходное положение записи для первого одного из двух столбцов запоминающего устройства 31 устанавливают в положение с адресом 0 и исходное положение записи для второго столбца устанавливают в положение с адресом 2. Следует отметить, что кратное число b равно 1, например, когда используется один из первоготретьего способов замены по фиг. 16 в качестве способа замены при обработке замены демультиплексора 25 (фиг. 8) или в аналогичном случае. В случае, когда кратное число b равно 2 и, кроме того, поскольку, например, QPSK принят как способ модуляции, количество m битов одного символа составляет 2 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет четыре столбца для сохранения 22 битов в направлении строки и сохраняет 64800/(22) битов в направлении столбцов. Затем начальное положение записи для первого одного из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, начальное положение записи для второго столбца устанавливают в положение с адресом 2, начальное положение записи для третьего столбца устанавливают в положение с адресом 4, и начальное положение записи для четвертого столбца устанавливают в положение с адресом 7. Следует отметить, что кратное число b равняется 2, например, когда четвертый способ замены по фиг. 17 принят как способ замены при обработке замены демультиплексора 25 (фиг. 8). В случае, когда кратное число b равно 1 и, кроме того, поскольку, например, 16QAM принят как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет четыре столбца для сохранения 41 битов в направлении строки и сохраняет 64800/(41) битов в направлении столбцов. Затем начальное положение записи для первого одного из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, начальное положение записи для второго столбца устанавливают в положение с адресом 2, начальное положение записи для третьего столбца устанавливают в положение с адресом 4 и начальное положение записи для четвертого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 2 и, кроме того, поскольку, например, 16QAM принят как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 23, запоминающее устройство 31 имеет восемь столбцов для сохранения 42 бита в направлении строки и сохраняет 64800/(42) бита в направлении столбцов. Затем исходное положение записи для первого одного из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4, исходное положение записи для пятого столбца устанавливают в положение с адресом 4,исходное положение записи для шестого столбца устанавливают в положение с адресом 5, исходное положение записи для седьмого столбца устанавливают в положение с адресом 7 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 64QAM принят как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 23,запоминающее устройство 31 имеет шесть столбцов для сохранения 61 битов в направлении строки и сохраняет 64800/(61) битов в направлении столбцов. Затем исходное положение записи для первого одного из шести столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 5, исходное положение записи для четвертого столбца устанавливают в положение с адресом 9, исходное положение записи для пятого столбца устанавливают в положение с адресом 10 и исходное положение записи для шестого столбца устанавливают в положение с адресом 13. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 64QAM используют как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 23,запоминающее устройство 31 имеет двенадцать столбцов для сохранения 62 битов в направлении строки и сохраняет 64800/(62) битов в направлении столбцов. Затем исходное положение записи для первого одного из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 3, исходное положение записи для шестого столбца устанавливают в положение с адресом 4, исходное положение записи для седьмого столбца устанавливают в положение с адресом 4, исходное положение записи для восьмого столбца устанавливают в положение с адресом 5, исходное положение записи для девятого столбца устанавливают в положение с адресом 5, исходное положение записи для десятого столбца устанавливают в положение с адресом 7, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 8 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 9. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 256QAM используется как способ модуляции, количество m битов одного символа составляет 8 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет восемь столбцов для сохранения 81 битов в направлении строки и сохраняет 64800/(81) битов в направлении столбцов. Затем исходное положение записи для первого одного из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4, исходное положение записи для пятого столбца устанавливают в положение с адресом 4,исходное положение записи для шестого столбца устанавливают в положение с адресом 5, исходное положение записи для седьмого столбца устанавливают в положение с адресом 7 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 256QAM используется как способ модуляции, количество m битов одного символа составляет 8 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет шестнадцать столбцов для сохранения 82 битов в направлении строки и сохраняет 64800/(82) битов в направлении столбцов. Затем исходное положение записи для первого из шестнадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 3, исходное положение записи для седьмого столбца устанавливают в положение с адресом 7, исходное положение записи для восьмого столбца устанавливают в положение с адресом 15, исходное положение записи для девятого столбца устанавливают в положение с адресом 16, исходное положение записи для десятого столбца устанавливают в положение с адресом 20, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 22, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 22, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 27, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 27, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 28 и исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 32. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет десять столбцов для сохранения 101 битов в направлении строки и сохраняет 64800/(101) битов в направлении столбцов. Затем исходное положение записи для первого из десяти столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 3, исходное положение записи для третьего столбца устанавливают в положение с адресом 6, исходное положение записи для четвертого столбца устанавливают в положение с адресом 8,исходное положение записи для пятого столбца устанавливают в положение с адресом 11, исходное положение записи для шестого столбца устанавливают в положение с адресом 13, исходное положение записи для седьмого столбца устанавливают в положение с адресом 15, исходное положение записи для восьмого столбца устанавливают в положение с адресом 17, исходное положение записи для девятого столбца устанавливают в положение с адресом 18 и исходное положение записи для десятого столбца устанавливают в положение с адресом 20. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двадцать столбцов для сохранения 102 битов в направлении строки и содержит 64800/(102) битов в направлении столбцов. Затем исходное положение записи для первого из двадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 1, исходное положение записи для третьего столбца устанавливают в положение с адресом 3, исходное положение записи для четвертого столбца устанавливают в положение с адресом 4,исходное положение записи для пятого столбца устанавливают в положение с адресом 5, исходное положение записи для шестого столбца устанавливают в положение с адресом 6, исходное положение записи для седьмого столбца устанавливают в положение с адресом 6, исходное положение записи для восьмого столбца устанавливают в положение с адресом 9, исходное положение записи для девятого столбца устанавливают в положение с адресом 13, исходное положение записи для десятого столбца устанавливают в положение с адресом 14, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 14, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 16, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 21, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 21, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 23, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 25, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 25,исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 26, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 28 и исходное положение записи для двадцатого столбца устанавливают в положение с адресом 30. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 121 битов в направлении строки и сохраняет 64800/(121) битов в направлении столбцов. Затем исходное положение записи для первого из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавли- 25022652 вают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 3, исходное положение записи для шестого столбца устанавливают в положение с адресом 4, исходное положение записи для седьмого столбца устанавливают в положение с адресом 4, исходное положение записи для восьмого столбца устанавливают в положение с адресом 5, исходное положение записи для девятого столбца устанавливают в положение с адресом 5, исходное положение записи для десятого столбца устанавливают в положение с адресом 7, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 8 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 9. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 23, запоминающее устройство 31 имеет двадцать четыре столбца для сохранения 122 битов в направлении строки и содержит 64800/(122) битов в направлении столбцов. Затем исходное положение записи для первого из двадцати четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 5, исходное положение записи для третьего столбца устанавливают в положение с адресом 8, исходное положение записи для четвертого столбца устанавливают в положение с адресом 8, исходное положение записи для пятого столбца устанавливают в положение с адресом 8, исходное положение записи для шестого столбца устанавливают в положение с адресом 8, исходное положение записи для седьмого столбца устанавливают в положение с адресом 10, исходное положение записи для восьмого столбца устанавливают в положение с адресом 10, исходное положение записи для девятого столбца устанавливают в положение с адресом 10, исходное положение записи для десятого столбца устанавливают в положение с адресом 12, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 13, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 16, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 17, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 19, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 21, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 22, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 23, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 26, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 37, исходное положение записи для двадцатого столбца устанавливают в положение с адресом 39,исходное положение записи для двадцать первого столбца устанавливают в положение с адресом 40, исходное положение записи для двадцать второго столбца устанавливают в положение с адресом 41, исходное положение записи для двадцать третьего столбца устанавливают в положение с адресом 41 и исходное положение записи для двадцать четвертого столбца устанавливают в положение с адресом 41. На фиг. 24 показано количество столбцов запоминающего устройства 31, необходимое для перемежения скручивания столбцов, и адрес исходного положения записи для каждого способа модуляции для кодов LDPC с 10 разными скоростями кодирования, имеющими длину N кода 16200, как предписано в соответствии со стандартом DVB-S.2. В случае, когда кратное число b равно 1 и, кроме того, поскольку, например, QPSK используют как способ модуляции, количество m битов одного символа составляет 2 бита, в соответствии с фиг. 24, запоминающее устройство 31 имеет два столбца для сохранения 21 битов в направлении строки и сохраняет 16200/(21) битов в направлении столбцов. Затем исходное положение для записи первого одного из двух столбцов запоминающего устройства 31 устанавливают в положение с адресом 0 и исходное положение записи для второго столбца устанавливают в положение с адресом 0. В случае, когда кратное число b равно 2 и, кроме того, поскольку, например, квадратурная фазовая модуляция, используется как способ модуляции, количество битов m одного символа составляет 2 бита, в соответствии с фиг. 24, запоминающее устройство 31 имеет четыре столбца для сохранения 22 битов в направлении строки и содержит 16200/(22) битов в направлении столбцов. Затем исходное положение записи для первого из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 3 и исходное положение записи для четвертого столбца устанавливают в положение с адресом 3. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 16QAM используется как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 24,запоминающее устройство 31 имеет четыре столбца для сохранения 41 битов в направлении строки и сохраняет 16200/(41) битов в направлении столбцов. Затем исходное положение записи для первого из четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 2, исходное положение записи для третьего столбца устанавливают в положение с адресом 3 и исходное положение записи для четвертого столбца устанавливают в положение с адресом 3. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 16QAM используется как способ модуляции, количество m битов одного символа составляет 4 бита, в соответствии с фиг. 24,запоминающее устройство 31 имеет восемь столбцов для сохранения 42 битов в направлении строки и содержит 16200/(42) битов в направлении столбцов. Затем исходное положение записи для первого из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 1,исходное положение записи для пятого столбца устанавливают в положение с адресом 7, исходное положение записи для шестого столбца устанавливают в положение с адресом 20, исходное положение записи для седьмого столбца устанавливают в положение с адресом 20 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 21. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 64QAM используется как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 24,запоминающее устройство 31 имеет шесть столбцов для сохранения 61 битов в направлении строки и сохраняет 16200/(61) битов в направлении столбцов. Затем исходное положение записи для первого из шести столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 3,исходное положение записи для пятого столбца устанавливают в положение с адресом 7 и исходное положение записи для шестого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 64QAM используется как способ модуляции, количество m битов одного символа составляет 6 битов, в соответствии с фиг. 24,запоминающее устройство 31 имеет двенадцать столбцов для сохранения 62 битов в направлении строки и содержит 16200/(62) битов в направлении столбцов. Затем исходное положение записи для первого из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 2, исходное положение записи для седьмого столбца устанавливают в положение с адресом 3, исходное положение записи для восьмого столбца устанавливают в положение с адресом 3, исходное положение записи для девятого столбца устанавливают в положение с адресом 3, исходное положение записи для десятого столбца устанавливают в положение с адресом 6, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 7 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 256QAM используется как способ модуляции, количество m битов одного символа составляет 8 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет восемь столбцов для сохранения 81 битов в направлении строки и сохраняет 16200/(81) битов в направлении столбцов. Затем исходное положение записи для первого из восьми столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 1,исходное положение записи для пятого столбца устанавливают в положение с адресом 7, исходное положение записи для шестого столбца устанавливают в положение с адресом 20, исходное положение записи для седьмого столбца устанавливают в положение с адресом 20 и исходное положение записи для восьмого столбца устанавливают в положение с адресом 21. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет десять столбцов для сохранения 101 битов в направлении строки и сохраняет 16200/(101) битов в направлении столбцов. Затем исходное положение записи для первого из десяти столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 1, исходное положение записи для третьего столбца устанавливают в положение с адресом 2, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2,исходное положение записи для пятого столбца устанавливают в положение с адресом 3, исходное положение записи для шестого столбца устанавливают в положение с адресом 3, исходное положение записи для седьмого столбца устанавливают в положение с адресом 4, исходное положение записи для восьмого столбца устанавливают в положение с адресом 4, исходное положение записи для девятого столбца устанавливают в положение с адресом 5 и исходное положение записи для десятого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 1024QAM используется как способ модуляции, количество m битов одного символа составляет 10 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двадцать столбцов для сохранения 102 битов в направлении строки и содержит 16200/(102) битов в направлении столбцов. Затем исходное положение записи для первого из двадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2,исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 2, исходное положение записи для седьмого столбца устанавливают в положение с адресом 2, исходное положение записи для восьмого столбца устанавливают в положение с адресом 2, исходное положение записи для девятого столбца устанавливают в положение с адресом 5, исходное положение записи для десятого столбца устанавливают в положение с адресом 5, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 5, исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 5, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 5, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 8, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 8 и исходное положение записи для двадцатого столбца устанавливают в положение с адресом 10. В случае, когда кратное число b равно 1, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двенадцать столбцов для сохранения 121 битов в направлении строки и сохраняет 16200/(121) битов в направлении столбцов. Затем исходное положение записи для первого из двенадцати столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 2, исходное положение записи для пятого столбца устанавливают в положение с адресом 2, исходное положение записи для шестого столбца устанавливают в положение с адресом 2, исходное положение записи для седьмого столбца устанавливают в положение с адресом 3, исходное положение записи для восьмого столбца устанавливают в положение с адресом 3, исходное положение записи для девятого столбца устанавливают в положение с адресом 3, исходное положение записи для десятого столбца устанавливают в положение с адресом 6, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 7 и исходное положение записи для двенадцатого столбца устанавливают в положение с адресом 7. В случае, когда кратное число b равно 2, и, кроме того, поскольку, например, 4096QAM используется как способ модуляции, количество m битов одного символа составляет 12 битов, в соответствии с фиг. 24, запоминающее устройство 31 имеет двадцать четыре столбца для сохранения 122 битов в направлении строки и содержит 16200/(122) битов в направлении столбцов. Затем исходное положение записи для первого из двадцати четырех столбцов запоминающего устройства 31 устанавливают в положение с адресом 0, исходное положение записи для второго столбца устанавливают в положение с адресом 0, исходное положение записи для третьего столбца устанавливают в положение с адресом 0, исходное положение записи для четвертого столбца устанавливают в положение с адресом 0, исходное положение записи для пятого столбца устанавливают в положение с адресом 0, исходное положение записи для шестого столбца устанавливают в положение с адресом 0, исходное положение записи для седьмого столбца устанавливают в положение с адресом 0, исходное положение записи для восьмого столбца устанавливают в положение с адресом 1, исходное положение записи для девятого столбца устанавливают в положение с адресом 1, исходное положение записи для десятого столбца устанавливают в положение с адресом 1, исходное положение записи для одиннадцатого столбца устанавливают в положение с адресом 2, исходное положение записи для двенадцатого столбца уста- 28022652 навливают в положение с адресом 2, исходное положение записи для тринадцатого столбца устанавливают в положение с адресом 2, исходное положение записи для четырнадцатого столбца устанавливают в положение с адресом 3, исходное положение записи для пятнадцатого столбца устанавливают в положение с адресом 7, исходное положение записи для шестнадцатого столбца устанавливают в положение с адресом 9, исходное положение записи для семнадцатого столбца устанавливают в положение с адресом 9, исходное положение записи для восемнадцатого столбца устанавливают в положение с адресом 9, исходное положение записи для девятнадцатого столбца устанавливают в положение с адресом 10, исходное положение записи для двадцатого столбца устанавливают в положение с адресом 10, исходное положение записи для двадцать первого столбца устанавливают в положение с адресом 10, исходное положение записи для двадцать второго столбца устанавливают в положение с адресом 10, исходное положение записи для двадцать третьего столбца устанавливают в положение с адресом 10 и исходное положение записи для двадцать четвертого столбца устанавливают в положение с адресом 11. Теперь обработка передачи, выполняемая устройством 11 передачи по фиг. 8, будет описана со ссылкой на блок-схему последовательности операций по фиг. 25. Блок 21 кодирования LDPC ожидает, когда данные объекта будут переданы в него, и на этапе S101 кодирует данные объекта в коды LDPC и передает эти коды LDCP в перемежитель 22 битов. После этого обработка переходит на этап S102. На этапе S102 перемежитель 22 битов выполняет перемежение битов для кодов LDPC из блока 21 кодирования LDPC и подает в блок 26 отображения символ, в котором символически выражены кодыLDPC после перемежения. После этого обработка переходит на этап S103. В частности, на этапе S102 перемежитель 23 четности в перемежителе 22 битов выполняет перемежение четности для кодов LDPC из блока 21 кодирования LDPC, и подает эти коды LDPC после перемежения четности в перемежитель 24 скручивания столбцов. Перемежитель 24 скручивания столбцов осуществляет перемежение скручивания столбцов для кодаLDPC из перемежителя 23 четности и подает результат перемежения скручивания столбцов в демультиплексор 25. Демультиплексор 25 выполняет обработку замены, состоящую в замене кодовых битов для кодаLDPC после перемежения скручивания столбцов, выполняемого перемежителем 24 скручивания столбцов и преобразует кодовые биты после замены в биты символов (биты, представляющие символы) для символов. Здесь обработка замены, выполняемая демультиплексором 25, может осуществляться в соответствии с первым-четвертым способами замены, описанными выше, со ссылкой на фиг. 16 и 17 и, кроме того,может осуществляться в соответствии с правилом назначения. Правило назначения представляет собой правило для назначения кодовых битов для кода LDPC, для битов символов, представляющих символы,и детали правила назначения будут описаны ниже. Символы, получаемые в результате обработки замены демультиплексором 25, подают из демультиплексора 25 в блок 26 отображения. На этапе S103 блок 26 отображения выполняет отображение символов из демультиплексора 25 на точки сигналов, определенные способом модуляции, в соответствии с ортогональной модуляцией, выполняемой блоком 27 ортогональной модуляции, и подает отображенный символ в блок 27 ортогональной модуляции. Затем обработка переходит на этап S104. На этапе S104 блок 27 ортогональной модуляции выполняет ортогональную модуляцию несущей в соответствии с точками сигнала из блока 26 отображения. Затем обработка переходит на этап S105, на котором передают сигнал модуляции, полученный в результате ортогональной модуляции, после чего обработка заканчивается. Следует отметить, что процесс передачи, показанный на фиг. 25, осуществляют с помощью магистрального канала передачи данных соответственно. В результате выполнения перемежения четности и перемежения скручивания столбцов, как описано выше, может быть улучшена устойчивость к удалению информации или пакетным ошибкам, в случае,когда множество кодовых битов для кодов LDPC передают как один символ. Здесь, в то время как на фиг. 8 перемежитель 23 четности, который представляет собой блок для выполнения перемежения четности, и перемежитель 24 скручивания столбцов, который представляет собой блок для выполнения перемежения скручивания столбцов, сконфигурированы отдельно друг от друга для удобства описания, перемежитель 23 четности и перемежитель 24 скручивания столбцов в другом случае могут быть выполнены интегрально друг с другом. В частности, как перемежение четности, так и перемежение скручивания столбцов могут осуществляться путем записи и считывания кодовых битов в и из запоминающего устройства, и могут быть представлены матрицей для преобразования адресов (адресов записи), в которые должна быть выполнена запись кодовых битов, в адреса (адреса считывания), из которых должно быть выполнено считывание кодовых битов. В соответствии с этим, если матрица, полученная в результате умножения матрицы, представляющей перемежение четности, и матрицы, представляющей перемежение скручивания столбцов, будет за- 29