Устройство и способ обработки данных, а также кодирующее устройство и способ кодирования

УСТРОЙСТВО И СПОСОБ ОБРАБОТКИ ДАННЫХ, А ТАКЖЕ КОДИРУЮЩЕЕ УСТРОЙСТВО И СПОСОБ КОДИРОВАНИЯ Изобретение относится к устройству обработки данных и к способу обработки данных, а также к кодирующему устройству и способу кодирования, которые могут улучшить устойчивость к ошибкам. В коде LDPC, который предписан стандартом DVB-S.2 и имеет длину кода 64.800 и скорость кодирования 2/3, mb кодовых разрядов заменяются, и кодовые разряды после этой замены становятся символьными разрядами b символов. Если m равно 8, a b равно 2, когда (i+1)-й бит из наиболее значимого бита из 82 кодовых разрядов и 82 символьных разрядов двух следующих друг за другом символов представлены через bi и yi, соответственно, осуществляется замена назначения b0 биту y15, бита b1 биту y7, бита b2 биту у 1, бита b3 биту у 5, бита b4 биту y6, битаb5 биту y13, бита b6 биту у 11, бита b7 биту у 9, бита b8 биту y8, бита b9 биту y14, бита b10 биту у 12, бита b11 биту у 3, бита b12 биту у 0, бита b13 биту y10, бита b14 биту y4 и бита b15 биту у 2. Настоящее изобретение может применяться, например, в передающей системе для передачи кода LDPC и т.д. Область техники, к которой относится изобретение Данное изобретение относится к устройству обработки данных и к способу обработки данных, а также к кодирующему устройству и способу кодирования, в частности к устройству обработки данных и к способу обработки данных, а также к кодирующему устройству и способу кодирования, которые могут улучшить, например, устойчивость к ошибкам. Уровень техники Код LDPC (низкой плотности с контролем чтности) имеет высокую способность исправлять ошибки и в последние годы начал широко применяться в системах передачи, в том числе в спутниковых цифровых вещательных системах, таких как, например, используемая в Европе система DVB (цифровое видеовещание) -S.2 (см., например, непатентный документ 1). Далее, проводились исследования для приспособления кода LDPC также к наземному цифровому вещанию следующего поколения. Недавнее исследование обнаружило, что кодом LDPC обеспечивается пропускная способность,близкая к пределу Шеннона, по мере увеличения длины кода аналогично турбокоду и т.п. Далее, поскольку код LDPC имеет свойство, что минимальное расстояние увеличивается пропорционально длине кода, его особенность состоит в том, что он имеет превосходную характеристику вероятности блоковой ошибки. Кроме того, его преимущество состоит в том, что так называемое явление потолка ошибок, которое наблюдается в характеристике декодирования турбокода и т.п., происходит редко. Ниже описывается, в частности, такой код LDPC, как описано выше. Следует отметить, что кодLDPC является линейным кодом, и хотя он не обязательно должен быть двумерным кодом, нижеследующее описание датся в предположении, что он представляет собой двумерный код. Код LDPC имеет наиболее значимую характеристику в том, что матрица проверки на чтность, которая определяет код LDPC, является разреженной матрицей. Здесь, разреженная матрица представляет собой матрицу, в которой число тех элементов, значение которых равно "1", очень мало (матрица, в которой почти все элементы равны "0"). Фиг. 1 показывает пример матрицы Н проверки на чтность кода LDPC. В матрице Н проверки на чтность по фиг. 1 вес каждого столбца (вес столбца) (число единиц) (вес) равен "3" и вес каждой строки (вес строки) равен "6". При кодировании кодами LDPC (кодирование LDPC), например, порождающая матрица G получается на основе матрицы Н проверки на чтность и эта порождающая матрица G перемножается на биты двумерной информации для получения кодового слова (код LDPC). В частности, кодирующее устройство, которое осуществляет кодирование LDPC, сначала вычисляет порождающую матрицу G, которая удовлетворяет выражению GHT=0, вместе с транспонированной матрицей HT из матрицы Н проверки на чтность. Здесь, если порождающая матрица G является матрицей размером KN, кодирующее устройство перемножает порождающую матрицу G на битовую строку(вектор u) из K информационных разрядов для получения кодового слова с (=uG) из N битов. Это кодовое слово (код LDPC), выработанное кодирующим устройством, принимается примной стороной через заранее заданный тракт связи. Декодирование кода LDPC можно осуществлять с помощью алгоритма, предложенного Галлагером в качестве вероятностного декодирования (вероятностное декодирование), т.е. алгоритма пропускания сообщения путм доверительного распространения на так называемом графе Таннера, включающем в себя узел переменной (именуемый также узлом сообщения) и узел проверки. В нижеследующем описании каждый из узла переменной и узла проверки именуется просто узлом. Фиг. 2 иллюстрирует процедуру декодирования кода LDPC. Следует отметить, что в нижеследующем описании реальное числовое значение, где "0" вероятность в значении n-го кодового разряда в коде LDPC (одного кодового слова), принятого примной стороной, представлено в логарифмическом отношении вероятностей и называется принятым значением u0i. Далее, сообщение, выходящее из узла проверки, представлено как uj, а сообщение, выходящее из узла переменной, представлено как vi. Сначала при декодировании кода LDPC, как видно из фиг. 2, принимается код LDPC, и сообщение(сообщение узла проверки) uj инициализируется на "0", а помимо этого переменная k, которая предполагается целой как цикловая переменная повторяющихся процессов, инициализируется на "0" на этапе S11,после чего обработка переходит к этапу S12. На этапе S12 осуществляется математическая операция,представленная выражением (1) (математическая операция узла переменной) на основе принятого значения u0i, полученного путм прима кода LDPC, для нахождения сообщения (сообщение узла переменной)vi. Далее, осуществляется математическая операция, представленная выражением (2) (математическая операция узла проверки) на основе сообщения vi для определения сообщения uj. Выражение 1 Здесь, dv и dc в выражении (1) и выражении (2) являются параметрами, которые могут быть выбраны произвольно и представляют число единиц в вертикальном направлении (столбце) и горизонтальном направлении (строке) матрицы Н проверки на чтность. Например, в случае кода (3, 6) имеем dv=3 и dc=6. Следует отметить, что в математической операции узла переменной в выражении (1) и математической операции узла проверки в выражении (2) диапазон математической операции составляет от 1 до dv 1 или от 1 до dc - 1, потому что сообщение, введнное от ребра (линия, пересекающая узел переменной и узел проверки), от которого сообщение должно выводиться, не составляет объекта математической операции. Между тем, математическая операция узла проверки в выражении (2) осуществляется путм составления заранее таблицы для функции R(v1, v2), представленной выражением (3), определнным одним выходом по отношению к двум входам v1 и v2, и использования этой таблицы последовательно (рекурсивно), как представлено выражением (4). Выражение 3 Выражение 4 На этапе S12 переменная k получает приращение на "1", и обработка переходит к этапу S13. На этапе S13 принимается решение, превышает ли переменная k заранее заданное число С раз повторного декодирования. Если на этапе S13 принимается решение, что переменная k не выше С, обработка возвращается к этапу S12, и после этого повторяется та же самая обработка. С другой стороны, если на этапе S13 принимается решение, что переменная k выше С, обработка переходит к этапу S14, на котором определяется и выводится сообщение vi как результат декодирования,подлежащий наконец выведению путм осуществления математической операции, представленной выражением (5), благодаря чему процесс декодирования кода LDPC заканчивается. Выражение 5 Здесь, математическая операция по выражению (5) осуществляется, в отличие от математической операции узла переменной по выражению (1), с использованием сообщения uj от всех рбер, соединнных с узлом переменной. Фиг. 3 иллюстрирует пример матрицы Н проверки на чтность кода LDPC (3, 6) (скорость кодирования 1/2, длина кода 12). В матрице Н проверки на чтность по фиг. 3 вес столбца равен 3, а вес строки равен 6 аналогично примеру по фиг. 1. Фиг. 4 показывает граф Таннера для матрицы Н проверки на чтность по фиг. 3. Здесь на фиг. 4 узел проверки представлен значком "+", а узел переменной представлен значком"=". Узел проверки и узел переменной соответствуют строке и столбцу матрицы Н проверки на чтность соответственно. Соединение между узлом проверки и узлом чтности является ребром и соответствует"1" элемента в матрице проверки на чтность. В частности, когда элемент в j-й строке i-го столбца матрицы проверки на чтность равен 1, i-й узел переменной (узел "=") сверху и j-й узел проверки (узел "+") сверху соединены ребром. Это ребро представляет то, что кодовый разряд, соответствующий узлу переменной, имеет ограничивающее условие,соответствующее узлу проверки. В алгоритме произведения сумм (алгоритм произведения сумм), который представляет собой способ декодирования для кодов LDPC, математическая операция узла переменной и математическая операция узла проверки осуществляются многократно. Фиг. 5 иллюстрирует математическую операцию узла переменной, осуществляемую по отношению к узлу переменной. По отношению к узлу переменной сообщение vi, соответствующее подлежащему вычислению ребру, определяется математической операцией узла переменной по выражению (1), которое использует сообщения u1 и u2 от остальных рбер, соединяющихся с этим узлом переменной, и принятое значениеu0i. Кроме того, сообщение, соответствующее любому другому ребру, определяется аналогично. Фиг. 6 иллюстрирует математическую операцию узла проверки, осуществляемую в узле проверки. Здесь, математическая операция узла проверки по выражению (2) может осуществляться, если переписать выражение (2) в выражение (6) с помощью соотношения в выражении Далее, если х 0, функция (х)=ln(tanh(x/2, тогда, поскольку удовлетворяется выражение выражение (6) можно преобразовать в выражение (7). Выражение 7 В узле проверки математическая операция узла проверки по выражению (2) осуществляется в соответствии с выражением (7). В частности, в узле проверки сообщение uj, соответствующее подлежащему вычислению ребру, определяется математической операцией узла проверки по выражению (7) с помощью сообщений v1, v2, v3,v4 и v5 от остальных рбер, соединяющихся с этим узлом проверки. Кроме того, сообщение, соответствующее любому другому ребру, определяется аналогично. Следует отметить, что функция (х) в выражении (7) может быть представлена также в виде и если х 0, то (х)=-1(х). Когда функции (х) и -1(х) воплощены в аппаратном виде, где они иногда воплощаются с помощью просмотровой таблицы (LUT), такие просмотровые таблицы становятся одной и той же просмотровой таблицей. Непатентный документ 1: DVB-S.2: ETSI EN 302 307 V1.1.2 (2006-06). Сущность изобретения Техническая проблема. Код LDPC принят в DVB-S.2, который является стандартом для спутникового цифрового вещания,и в DVB-T.2, который является стандартом для наземного цифрового вещания следующего поколения. Далее, планируется принять код LDPC в DVB-C.2, который является стандартом для цифрового вещания кабельного телевидения (CATV) следующего поколения. При цифровом вещании в соответствии со стандартом для DVB, таким как DVB-S.2, код LDPC преобразуется (отображается в символической форме) символами ортогональной модуляции (цифровой модуляции), такой как квадратурная фазовая манипуляция (КФМн) (QPSK), и эти символы отображаются в сигнальные точки и передаются. При отображении кода LDPC в символической форме замена кодовых разрядов кода LDPC осуществляется в блоке из двух или более двоичных разрядов, и после такой замены кодовые разряды определяются как биты символа. Хотя в качестве способа замены кодовых разрядов для отображения кода LDPC в символьной форме предложены разнообразные способы, требуется предложение способа, который ещ больше улучшит устойчивость к различным ошибкам по сравнению с уже предложенными способами. Далее, в отношении также самого кода LDPC, требуется предложение кода LDPC, которое улучшает устойчивость к ошибкам по сравнению с кодами LDPC, описанными в стандартах DVB, таких как стандарт DVB-S.2. Настоящее изобретение сделано с учтом такой ситуации, как описано выше, и дат возможность улучшить устойчивость к ошибкам. Техническое решение. Устройство обработки данных или способ обработки данных согласно первому объекту настоящего изобретения представляют собой устройство обработки данных или способ обработки данных, в которых, когда кодовые разряды кода LDPC (низкой плотности с контролем чтности), имеющего длину кода в N битов, записаны в направлении столбца в запоминающем средстве для хранения кодовых разрядов в направлении строки и в направлении столбца, и m битов из кодовых разрядов кода LDPC, считываемых в направлении строки, устанавливаются в качестве одного символа, и при этом заранее заданное положи-3 021966 тельное целое число представлено через b, запоминающее средство хранит mb битов в направлении строки и хранит N/(mb) битов в направлении столбца, и кодовые разряды кода LDPC записываются в направлении столбца и считываются в направлении строки, устройство обработки данных включает в себя средство замены или этап замены для такой замены mb кодовых разрядов, когда mb кодовых разрядов, считанных в направлении строки запоминающего средства, устанавливаются в качестве b символов,чтобы эти кодовые разряды после замены образовали символьные разряды, представляющие символы,причм код LDPC является кодом LDPC, который предписан стандартом DVB-S.2 или DVB-T.2 и который имеет длину кода N, равную 64.800, и имеет скорость кодирования 2/3, при этом m битов равны 8 битам, тогда как целое число b равно 2, и 8 битов кода LDPC отображаются в качестве одного символа в одну из 256 сигнальных точек, представленных в 256QAM, запоминающее средство имеет 16 столбцов для хранения 82 битов в направлении строки и хранения 64.800/(82) битов в направлении столбца,средство замены осуществляет замену, когда (i+1)-й разряд из старшего значащего разряда из 82 кодовых разрядов, считанных в направлении строки запоминающего средства, представляется как бит bi, a(i+1)-й разряд из старшего значащего разряда из 82 символьных разрядов двух следующих друг за другом символов представляется как бит yi, для назначения бита b0 биту y15, бита b1 биту y7, бита b2 биту y1,бита b3 биту y5, бита b4 биту у 6, бита b5 биту у 13, бита b6 биту у 11, бита b7 биту у 9, бита b8 биту y8, бита b9 биту y14, бита b10 биту у 12, бита b11 биту у 3, бита b12 биту у 0, бита b13 биту у 10, бита b14 биту y4 и бита b15 биту y2. В таком первом объекте, как описано выше, код LDPC представляет собой код LDPC, который предписан в стандарте DVB-S.2 или DVB-T.2 и который имеет длину кода N, равную 64.800, и имеет скорость кодирования 2/3, и m битов равно 8 битов, тогда как целое число b равно 2. 8 битов кода LDPC отображаются как один символ в одну из 256 сигнальных точек, предписанных в 256QAM. Запоминающее средство имеет 16 столбцов для хранения 82 битов в направлении строки и хранит 64.800/(82) битов в направлении столбца. В этом случае, когда (i+1)-й бит из старшего значащего разряда из 82 кодовых разрядов, считанных в направлении строки запоминающего средства, представлен как бит bi, а (i+1)й бит из старшего значащего разряда из 82 символьных битов двух следующих друг за другом символов представлен как yi, осуществляется замена для назначения бита b0 биту у 15, бита b1 биту y7, бита b2 биту у 1, бита b3 биту y5, бита b4 биту y6, бита b5 биту y13, бита b6 биту у 11, бита b7 биту у 0, бита b8 биту у 8, битаb9 биту y14, бита b10 биту у 12, бита b11 биту у 3, бита b12 биту y0, бита b13 биту y10, бита b14 биту y4 и бита b15 биту y2. Кодирующее устройство или способ кодирования согласно второму объекту настоящего изобретения представляет собой кодирующее устройство или способ кодирования, включающие в себя средство кодирования для этапа кодирования, осуществляющего кодирование кодом LDPC, который имеет длину кода 64.800 битов и скорость кодирования 2/3, причм матрица проверки на чтность этого кода LDPC выполнена так, что элементы со значением 1 информационной матрицы, которая соответствует длине кода матрицы проверки на чтность и информационной длине, соответствующей скорости кодирования,разрешаемой по таблице начальных значений матрицы проверки на чтность, представляющей положения элементов со значением 1 информационной матрицы, размещены с периодом каждых 360 столбцов в направлении столбцов, при этом таблица начальных значений матрицы проверки на чтность образована из: В таком втором объекте, как описано выше, осуществляется кодирование кодом LDPC, длина кода которого равна 64.800 битов и скорость кодирования которого равна 2/3. Матрица проверки на чтность этого кода LDPC выполнена так, что элементы со значением 1 информационной матрицы, которая соответствует длине кода этой матрицы проверки на чтность и информационной длине, соответствующей этой скорости кодирования, разрешаемой по таблице начальных значений матрицы проверки на чтность, представляющей положения элементов со значением 1 информационной матрицы, размещены с периодом каждых 360 столбцов в направлении столбцов. Таблица начальных значений матрицы проверки на чтность образована из: Устройство обработки данных или способ обработки данных по третьему объекту настоящего изобретения представляют собой устройство обработки данных или способ обработки данных, в которых,когда кодовые разряды кода LDPC (низкой плотности с контролем чтности), имеющего длину кода в N битов, записаны в направлении столбца в запоминающем средстве для хранения кодовых разрядов в направлении строки и в направлении столбца, и m битов из кодовых разрядов кода LDPC, считываемых в направлении строки, устанавливаются в качестве одного символа, и при этом заранее заданное положительное целое число представлено через b, запоминающее средство хранит mb битов в направлении строки и хранит N/(mb) битов в направлении столбца, и кодовые разряды кода LDPC записываются в направлении столбца и считываются в направлении строки, устройство обработки данных или способ обработки данных включают в себя средство замены или этап замены для такой замены mb кодовых разрядов, когда mb кодовых разрядов, считанных в направлении строки запоминающего средства, устанавливаются в качестве b символов, чтобы эти кодовые разряды после замены образовали символьные разряды, представляющие символы, причм код LDPC является кодом LDPC, который имеет длину кода N,равную 64.800, и имеет скорость кодирования 2/3, при этом m битов равны 8 битам, 8 битов кода LDPC отображаются в качестве одного символа в одну из 256 сигнальных точек, представленных в 256QAM,запоминающее средство имеет 16 столбцов для хранения 82 битов в направлении строки и хранения 64.800/(82) битов в направлении столбца, на этапе замены осуществляет замену, когда (i+1)-й разряд из старшего значащего разряда из 82 кодовых разрядов, считанных в направлении строки запоминающего средства, представляется как бит bi, a (i+1)-й разряд из старшего значащего разряда из 82 символьных разрядов двух следующих друг за другом символов представляется как бит yi, для назначения бита b0 биту y7, бита b1 биту y2, бита b2 биту y9, бита b3 биту у 0, бита b4 биту у 4, бита b5 биту y6, бита b6 биту y13,бита b7 биту у 3, бита b8 биту y14, бита b9 биту у 10, бита b10 биту у 15, бита b11 биту y5, бита b12 биту y8, битаb13 биту y12, бита b14 биту у 11 и бита b15 биту y2, причм матрица проверки на чтность этого кода LDPC выполнена так, что элементы со значением 1 информационной матрицы, которая соответствует длине кода матрицы проверки на чтность и информационной длине, соответствующей скорости кодирования,разрешаемой по таблице начальных значений матрицы проверки на чтность, представляющей положения элементов со значением 1 информационной матрицы, размещены с периодом каждых 360 столбцов в направлении столбцов, при этом таблица начальных значений матрицы проверки на чтность образована из: В таком третьем объекте, как описано выше, кода LDPC представляет собой код LDPC, который имеет длину кода N, равную 64.800, и имеет скорость кодирования 2/3, при этом m битов равны 8 битам,8 битов кода LDPC отображаются в качестве одного символа в одну из 256 сигнальных точек, предписанных в 256QAM. Запоминающее средство имеет 16 столбцов для хранения 82 битов в направлении строки и хранения 64.800/(82) битов в направлении столбца. В этом случае, когда (i+1)-й разряд из старшего значащего разряда из 82 кодовых разрядов, считанных в направлении строки запоминающего средства, представляется как бит bi, a (i+1)-й разряд из старшего значащего разряда из 82 символьных разрядов двух следующих друг за другом символов представляется как бит yi, осуществляется замена для назначения бита b0 биту y15, бита b1 биту у 7, бита b2 биту y1, бита b3 биту у 5, бита b4 биту у 6, бита b5 битуy13, бита b6 биту у 11, бита b7 биту у 9, бита b8 биту y8, бита b9 биту y14, бита b10 биту y12, бита b11 биту у 3,бита b12 биту y13, бита b0 биту у 10, бита b14 биту y4 и бита b15 биту у 2. Далее, матрица проверки на чтность этого кода LDPC выполнена так, что элементы со значением 1 информационной матрицы, которая соответствует длине кода матрицы проверки на чтность и информационной длине, соответствующей скорости кодирования, разрешаемой по таблице начальных значений матрицы проверки на чтность,представляющей положения элементов со значением 1 информационной матрицы, размещены с периодом каждых 360 столбцов в направлении столбцов, при этом таблица начальных значений матрицы проверки на чтность образована из: Следует отметить, что устройство обработки данных и кодирующее устройство могут быть каждое независимым устройством либо могут быть внутренним блоком, который образует одно устройство. Благоприятные эффекты. Согласно настоящему изобретению может быть улучшена устойчивость к ошибкам. Краткое описание чертежей Фиг. 1 представляет собой вид, иллюстрирующий матрицу Н проверки на чтность кода LDPC. Фиг. 2 является блок-схемой алгоритма, иллюстрирующей процедуру декодирования кода LDPC,Фиг. 3 представляет собой вид, иллюстрирующий пример матрицы проверки на чтность кодаLDPC. Фиг. 4 представляет собой вид, показывающий граф Таннера для матрицы проверки на чтность. Фиг. 5 представляет собой вид, показывающий узел переменной. Фиг. 6 представляет собой вид, показывающий узел проверки. Фиг. 7 представляет собой вид, показывающий пример выполнения варианта осуществления системы передачи, в которой применено настоящее изобретение. Фиг. 8 является блок-схемой, показывающей пример выполнения передающего устройства 11. Фиг. 9 представляет собой вид, иллюстрирующий матрицу проверки на чтность. Фиг. 10 представляет собой вид, иллюстрирующий матрицу чтности. Фиг. 11 представляет собой вид, иллюстрирующий матрицу проверки на чтность кода LDPC и веса столбцов, предписанные стандартом DVB-S.2. Фиг. 12 представляет собой вид, иллюстрирующий размещение сигнальных точек 16QAM. Фиг. 13 представляет собой вид, иллюстрирующий размещение сигнальных точек 64QAM. Фиг. 14 представляет собой вид, иллюстрирующий размещение сигнальных точек 64QAM. Фиг. 15 представляет собой вид, иллюстрирующий размещение сигнальных точек 64QAM. Фиг. 16 представляет собой вид, иллюстрирующий обработку в демультиплексоре 25. Фиг. 17 представляет собой вид, иллюстрирующий обработку в демультиплексоре 25. Фиг. 18 представляет собой вид, показывающий граф Таннера, касающийся декодирования кодаLDPC. Фиг. 19 представляет собой вид, показывающий матрицу HT чтности, имеющую лестничную структуру, и граф Таннера, соответствующий этой матрице НТ чтности. Фиг. 20 представляет собой вид, показывающий матрицу HT чтности для матрицы Н проверки на чтность, соответствующей коду LDPC, после перемежения по чтности. Фиг. 21 представляет собой вид, иллюстрирующий преобразованную матрицу проверки на чтность. Фиг. 22 представляет собой вид, иллюстрирующий обработку в перемежителе 24 прокрутки столбцов. Фиг. 23 представляет собой вид, иллюстрирующий число столбцов в памяти 31, необходимых для перемежения прокрутки столбцов, и адреса записи начальных позиций. Фиг. 24 представляет собой вид, иллюстрирующий число столбцов в памяти 31, необходимых для перемежения прокрутки столбцов, и адреса записи начальных позиций. Фиг. 25 является блок-схемой алгоритма, иллюстрирующей процесс передачи. Фиг. 26 представляет собой вид, показывающий модель тракта связи, принятую при моделировании. Фиг. 27 представляет собой вид, иллюстрирующий соотношение между частотой появления ошибок, полученной моделированием, и доплеровской частотой fd дрожания. Фиг. 28 представляет собой вид, иллюстрирующий соотношение между частотой появления ошибок, полученной моделированием, и доплеровской частотой fd искажений. Фиг. 29 является блок-схемой, показывающей пример выполнения секции 21 кодирования LDPC. Фиг. 30 является блок-схемой алгоритма, иллюстрирующей обработку в секции кодирования LDPC. Фиг. 31 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 2/3 и длине кода 16.200. Фиг. 32 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 2/3 и длине кода 64.800. Фиг. 33 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 2/3 и длине кода 64.800. Фиг. 34 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 2/3 и длине кода 64.800. Фиг. 35 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 3/5 и длине кода 16.200. Фиг. 36 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 3/4 и длине кода 64.800. Фиг. 37 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 3/4 и длине кода 64.800. Фиг. 38 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 3/4 и длине кода 64.800. Фиг. 39 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 3/4 и длине кода 64.800. Фиг. 40 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 4/5 и длине кода 16.200. Фиг. 41 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 4/5 и длине кода 64.800. Фиг. 42 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 4/5 и длине кода 64.800. Фиг. 43 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 4/5 и длине кода 64.800. Фиг. 44 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 4/5 и длине кода 64.800. Фиг. 45 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 5/6 и длине кода 16.200. Фиг. 46 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 5/6 и длине кода 64.800. Фиг. 47 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 5/6 и длине кода 64.800. Фиг. 48 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 5/6 и длине кода 64.800. Фиг. 49 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 5/6 и длине кода 64.800. Фиг. 50 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 8/9 и длине кода 16.200. Фиг. 51 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 8/9 и длине кода 64.800. Фиг. 52 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 8/9 и длине кода 64.800. Фиг. 53 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 8/9 и длине кода 64.800. Фиг. 54 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 8/9 и длине кода 64.800. Фиг. 55 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 9/10 и длине кода 64.800. Фиг. 56 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 9/10 и длине кода 64.800. Фиг. 57 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 9/10 и длине кода 64.800. Фиг. 58 представляет собой вид, иллюстрирующий таблицу начальных значений матрицы проверки на чтность при скорости кодирования 9/10 и длине кода 64.800. Фиг. 59 представляет собой вид, иллюстрирующий способ нахождения матрицы Н проверки на чтность из начальной таблицы матрицы проверки на чтность. Фиг. 60 представляет собой вид, иллюстрирующий процесс замены в соответствии с существующими способами. Фиг. 61 представляет собой вид, иллюстрирующий процесс замены в соответствии с существующими способами. Фиг. 62 представляет собой вид, иллюстрирующий группы кодовых разрядов и группы символьных разрядов, где код LDPC с длиной кода 64.800 и скоростью кодирования 2/3 модулируется посредством 256QAM, а множитель b равен 2. Фиг. 63 представляет собой вид, иллюстрирующий правило назначения, где код LDPC с длиной кода 64.800 и скоростью кодирования 2/3 модулируется посредством 256QAM, а множитель b равен 2. Фиг. 64 представляет собой вид, иллюстрирующий замену кодовых разрядов в соответствии с правилом назначения, где код LDPC с длиной кода 64.800 и скоростью кодирования 2/3 модулируется посредством 256QAM, а множитель b равен 2. Фиг. 65 представляет собой вид, иллюстрирующий частоту появления ошибочных битов (BER), где осуществляется процесс замены по новому способу замены и где осуществляется процесс замены по существующему способу. Фиг. 66 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для кода LDPC, у которого Eb/N0 в качестве порогового значения пропускной способности лучше, чем у стандартного кода. Фиг. 67 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для кода LDPC, у которого Eb/N0 в качестве порогового значения пропускной способности лучше, чем у стандартного кода. Фиг. 68 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для кода LDPC, у которого Eb/N0 в качестве порогового значения пропускной способности лучше, чем у стандартного кода. Фиг. 69 представляет собой вид, иллюстрирующий соотношения Es/N0 и BER, относящиеся к стандартному коду и к предложенному коду. Фиг. 70 является блок-схемой, показывающей пример выполнения примного устройства 12. Фиг. 71 является блок-схемой алгоритма, иллюстрирующей процесс прима. Фиг. 72 представляет собой вид, иллюстрирующий пример матрицы проверки на чтность для кодаLDPC. Фиг. 73 представляет собой вид, иллюстрирующий матрицу (преобразованную матрицу проверки на чтность), полученную путм применения замены строк и замены столбцов к матрице проверки на чтность. Фиг. 74 представляет собой вид, иллюстрирующий преобразованную матрицу проверки на чтность, поделнную на блоки по 55 битов. Фиг. 75 является блок-схемой, показывающей пример выполнения декодирующего устройства, в котором математическая операция узла осуществляется совместно для Р узлов. Фиг. 76 является блок-схемой, показывающей пример выполнения секции 56 декодирования LDPC. Фиг. 77 является блок-схемой, показывающей пример выполнения варианта осуществления компьютера, к которому применено настоящее изобретение. Фиг. 78 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/3 и длины кода 16.200. Фиг. 79 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/3 и длины кода 64.800. Фиг. 80 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/3 и длины кода 64.800. Фиг. 81 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/3 и длины кода 64.800. Фиг. 82 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/4 и длины кода 16.200. Фиг. 83 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 84 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 85 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 86 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/4 и длины кода 64.800. Фиг. 87 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 4/5 и длины кода 16.200. Фиг. 88 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 89 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 90 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 91 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 4/5 и длины кода 64.800. Фиг. 92 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 5/6 и длины кода 16.200. Фиг. 93 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 94 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 95 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 96 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 5/6 и длины кода 64.800. Фиг. 97 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 8/9 и длины кода 16.200. Фиг. 98 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 99 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 100 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 101 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 8/9 и длины кода 64.800. Фиг. 102 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 103 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 104 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 105 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 9/10 и длины кода 64.800. Фиг. 106 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/4 и длины кода 64.800. Фиг. 107 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/4 и длины кода 64.800. Фиг. 108 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/3 и длины кода 64.800. Фиг. 109 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/3 и длины кода 64.800. Фиг. 110 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/5 и длины кода 64.800. Фиг. 111 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/5 и длины кода 64.800. Фиг. 112 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/2 и длины кода 64.800. Фиг. 113 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/2 и длины кода 64.800. Фиг. 114 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/2 и длины кода 64.800. Фиг. 115 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/5 и длины кода 64.800. Фиг. 116 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/5 и длины кода 64.800. Фиг. 117 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/5 и длины кода 64.800. Фиг. 118 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/4 и длины кода 16.200. Фиг. 119 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/3 и длины кода 16.200. Фиг. 120 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 2/5 и длины кода 16.200. Фиг. 121 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 1/2 и длины кода 16.200. Фиг. 122 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/5 и длины кода 16.200. Фиг. 123 представляет собой вид, иллюстрирующий пример таблицы начальных значений матрицы проверки на чтность для скорости кодирования 3/5 и длины кода 16.200. Фиг. 124 представляет собой вид, иллюстрирующий способ нахождения матрицы Н проверки на чтность из начальной таблицы матрицы проверки на чтность. Фиг. 125 представляет собой вид, иллюстрирующий пример замены кодовых разрядов. Фиг. 126 представляет собой вид, иллюстрирующий другой пример замены кодовых разрядов. Фиг. 127 представляет собой вид, иллюстрирующий дополнительный пример замены кодовых разрядов. Фиг. 128 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 129 представляет собой вид, иллюстрирующий результат моделирования BER. Фиг. 130 представляет собой вид, иллюстрирующий другой результат моделирования BER. Фиг. 131 представляет собой вид, иллюстрирующий дополнительный результат моделированияBER. Фиг. 132 представляет собой вид, иллюстрирующий ещ один результат моделирования BER. Фиг. 133 представляет собой вид, иллюстрирующий пример замены кодовых разрядов. Фиг. 134 представляет собой вид, иллюстрирующий другой пример замены кодовых разрядов. Фиг. 135 представляет собой вид, иллюстрирующий дополнительный пример замены кодовых разрядов. Фиг. 136 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 137 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 138 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 139 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 140 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 141 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 142 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 143 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 144 представляет собой вид, иллюстрирующий ещ один пример замены кодовых разрядов. Фиг. 145 представляет собой вид, иллюстрирующий обработку в мультиплексоре 54, который составляет деперемежитель 53. Фиг. 146 представляет собой вид, иллюстрирующий обработку в деперемежителе 55 прокрутки столбцов. Фиг. 147 является блок-схемой, показывающей другой пример выполнения примного устройства 12. Фиг. 148 является блок-схемой, показывающей первый пример выполнения примной системы, которая может быть применена в примном устройстве 12. Фиг. 149 является блок-схемой, показывающей второй пример выполнения примной системы, которая может быть применена в примном устройстве 12. Фиг. 150 является блок-схемой, показывающей третий пример выполнения примной системы, которая может быть применена в примном устройстве 12. Фиг. 151 представляет собой вид, иллюстрирующий группы кодовых разрядов и группы символьных разрядов, где предложенный код с длиной кода 64.800 и скоростью кодирования 2/3 модулируется посредством 256QAM, а множитель b равен 2. Фиг. 152 представляет собой вид, иллюстрирующий правило назначения, где предложенный код с длиной кода 64.800 и скоростью кодирования 2/3 модулируется посредством 256QAM, а множитель b равен 2. Фиг. 153 представляет собой вид, иллюстрирующий замену кодовых разрядов в соответствии с правилом назначения, где предложенный код с длиной кода 64.800 и скоростью кодирования 2/3 модулируется посредством 256QAM, а множитель b равен 2. Фиг. 154 представляет собой вид, иллюстрирующий BER, где для предложенного кода осуществляется процесс замены по подходящему способу и где для стандартного кода осуществляется процесс замены по существующему способу. Фиг. 155 представляет собой вид, иллюстрирующий BER в случае, в котором для предложенного кода осуществляется процесс замены по подходящему способу, и в другом случае, в котором для стандартного кода осуществляется процесс замены по существующему способу. Пояснение ссылочных символов. 11 - передающее устройство; 12 - примное устройство; 21 - секция кодирования LDPC; 22 - битовый перемежитель; 23 - перемежитель чтности; 24 - перемежитель прокрутки столбцов; 25 - демультиплексор; 26 - секция отображения; 27 - секция ортогональной модуляции; 31 - память; 32 - секция замены; 51 - секция ортогональной демодуляции; 52 - секция обратного отображения; 53 - деперемежитель; 54 мультиплексор; 55 - деперемежитель прокрутки столбцов; 56 - секция декодирования LDPC; 300 - запоминающее устройство данных рбер; 301 - селектор; 302 - секция вычисления узла проверки; 303 - цепь циклического сдвига; 304 - запоминающее устройство данных рбер; 305 - селектор; 306 - память принятых данных; 307 - секция вычисления узла переменной; 308 - цепь циклического сдвига; 309 - секция вычисления декодированного слова; 310 - секция перестановки принятых данных; 311 - секция реорганизации декодированных данных; 601 - блок обработки кодирования; 602 - запоминающий блок; 611 - узел установки скорости кодирования; 612 - узел считывания таблицы начальных значений; 613 - узел получения матрицы проверки на чтность; 614 - узел считывания информационных разрядов; 615 - узел математической операции чтности кодирования; 616 - управляющий узел; 701 - шина; 702 - ЦП; 703 ПЗУ; 704 - ОЗУ; 705 - жсткий диск; 706 - секция вывода; 707 - секция ввода; 708 - секция связи; 709 привод; 710 - интерфейс ввода-вывода; 711 - съмный записывающий носитель; 1001 - секция обратной замены; 1002 - память; 1011 - деперемежитель по чтности; 1021 - секция декодирования LDPC; 1101 секция получения; 1102 - секция обработки декодирования линии передачи; 1103 - секция обработки декодирования информационного источника; 1111 - секция выведения; 1121 - секция записи. Предпочтительный вариант осуществления изобретения Фиг. 7 показывает пример конфигурации варианта осуществления системы передачи, к которой применено настоящее изобретение (выражение "система" означает логическую совокупность множества устройств безотносительно к тому, включены ли отдельные составляющие устройства в единый корпус). На фиг. 7 система передачи содержит передающее устройство 11 и примное устройство 12. Передающее устройство 11 осуществляет, например, передачу (вещание) телевизионной вещательной программы. То есть передающее устройство 11, например, кодирует в код LDPC объектные данные,которые являются объектом для передачи, такие как данные изображения, звуковые данные и так далее,в качестве телевизионной вещательной программы, и передат результирующие данные, например, по тракту 13 связи, такому как спутниковый канал, поверхностные волны и сеть кабельного телевидения(CATV). Примное устройство 12 представляет собой, например, тюнер, телевизионный примник или телевизионную приставку (STB) для прима телевизионной вещательной программы, либо персональный компьютер (ПК) (PC) для прима интернет-телевидения (IPTV), и принимает коды LDPC, переданные к нему от передающего устройства 11 по тракту 13 связи, декодирует коды эти LDPC в объектные данные и выводит эти объектные данные. Здесь, известно, что коды LDPC, используемые в системе передачи по фиг. 7, проявляют очень высокую производительность в тракте связи с аддитивным белым гауссовым шумом (AWGN). Однако в тракте связи, таком как поверхностные волны, иногда происходят пакетные ошибки или стирания. Например, в системе мультиплексирования с ортогональным частотным разделением каналов(OFDM) в многолучевой среде, в которой отношение полезного и мешающего сигналов (D/U) равно 0 dB(мощность мешающего сигнала=эхо равна мощности полезного сигнала=основной тракт), мощность конкретного символа становится нулевой (стирание) в ответ на задержку эхо (трактов иных, нежели основной тракт). Далее, также при дрожании (тракт связи, в котором добавляется эхо, задержка которого равна нулю и к которому приложена доплеровская частота), когда D/U равно 0 dB, имеет место случай, в котором мощность всего символа OFDM в конкретный момент времени снижается до нуля (стирание) за счт доплеровской частоты. Далее, из-за ситуации проводных линий на стороне примного устройства 12 от примной стороны(не показано), такой как антенна или тому подобное для прима сигнала от передающего устройства 11 к примному устройству 12 или из-за нестабильности питания к примному устройству 12 иногда происходят пакетные ошибки. При этом при декодировании кодов LDPC, поскольку математическая операция узла переменной по выражению (1), в котором добавление (принятых значений u0i) кодовых разрядов кода LDPC, как видно из вышеописанной фиг. 5, осуществляется в столбце матрицы Н проверки на чтность, а следовательно,узла переменной соответствующего кодовому разряду кода LDPC, если ошибка происходит в кодовом разряде, используемом для этой математической операции узла переменной, падает точность подлежащего нахождению сообщения. Затем, поскольку при декодировании кода LDPC сообщение, найденное в узле переменной, соединяющемся с узлом проверки, используется для осуществления математической операции узла проверки по выражению (7) в узле проверки, если число узлов проверки, где (кодовые разряды кода LDPC, соответствующие) множество узлов переменной, соединнных с ним, проявляют ошибку (в том числе, стирание), в то же самое время становится большим, качество декодирования ухудшается. Например, если два или более узлов переменной, соединнных с узлом проверки, страдают от стирания в одно и то же время, этот проверочный узел возвращает сообщение о том, что вероятность того,что значение может быть равно 0, и вероятность того, что значение может быть равно 1, равны друг другу для всех узлов переменной. В данном случае, те узлы проверки, в которые это сообщение о равных вероятностях не вносит вклада в один цикл обработки декодирования (один набор математической операции узла переменной и математической операции узла проверки), и в результате, требуется увеличенное число раз повторения обработки декодирования. Следовательно, качество декодирования ухудшается. Далее, увеличивается потребление мощности в примном устройстве 12, которое осуществляет декодирование кода LDPC. Соответственно, показанная на фиг. 7 система передачи выполнена так, что улучшается устойчивость к пакетным ошибкам или стиранию при поддержании качества в тракте связи с AWGN. Фиг. 8 показывает пример выполнения передающего устройства 11 по фиг. 7. На фиг. 8 передающее устройство 11 включает в себя секцию 21 кодирования LDPC, битовый перемежитель 22, секцию 26 отображения и секцию 27 ортогональной модуляции. В секцию 21 кодирования LDPC подаются объектные данные. Секция 21 кодирования LDPC осуществляет кодирование LDPC поданных в не объектных данных в соответствии с матрицей проверки на чтность, в которой матрица чтности с частью, соответствующей битам чтности кода LDPC, имеет лестничную структуру и выдат код LDPC, в котором объектные данные являются информационными разрядами. В частности, секция 21 кодирования LDPC осуществляет кодирование LDPC объектных данных в код LDPC, предписанные, например, в стандартах DVB-S.2 или DVB-T.2, и выдат код LDPC, полученный как результат этого кодирования LDPC. Здесь, в стандарте DVB-S.2 предусмотрено принять коды LDPC, предписанные в стандарте DVBS.2. Код LDPC, предписанный в стандарте DVB-S.2, является нерегулярным повторяющимся накапливаемым (IRA) кодом, и матрица чтности в матрице проверки на чтность этого кода LDPC имеет лестничную структуру. Матрица чтности и лестничная структура описаны здесь ниже. Далее, код IRA описан, например, в статье "Irregular Repeat-Accumulate Codes", H. Jin, A. Khandekar, and R.J. McElience, inProceedings of 2nd International Symposium on Turbo codes and Related Topics, p. 1-8, Sept. 2000. Код LDPC, выводимый из секции 21 кодирования LDPC, податся в битовый перемежитель 22. Битовый перемежитель 22 является устройством обработки данных для перемежения данных и включает в себя перемежитель 23 чтности, перемежитель 24 прокрутки столбцов и демультиплексор(DEMUX) 25. Перемежитель 23 чтности осуществляет перемежение чтности для перемежения битов чтности кода LDPC из секции 21 кодирования LDPC в позиции других битов чтности и подат этот код LDPC после перемежения чтности в перемежитель 24 прокрутки столбцов. Перемежитель 24 прокрутки столбцов осуществляет перемежение прокрутки столбцов для кодаLDPC из перемежителя 23 чтности и подат код LDPC после перемежения прокрутки столбцов в демультиплексор 25. В частности, код LDPC передатся после того, как два или более его битов отображаются в сигнальные точки, представляющие один символ ортогональной модуляции секцией 26 отображения, описанной далее. Перемежитель 24 прокрутки столбцов осуществляет, например, такое перемежение прокрутки столбцов, которое описано далее, в качестве процесса перестановки кодовых разрядов кода LDPC из перемежителя 23 чтности, так что множество кодовых разрядов кода LDPC, соответствующих значению 1,включнных в одну произвольную строку матрицы проверки на чтность, используемой в секции 21 кодирования LDPC, не включаются в один символ. Демультиплексор 25 осуществляет процесс замены позиций двух или более кодовых разрядов кодаLDPC (которые должны быть символом) из перемежителя 24 прокрутки столбцов для получения кодаLDPC, у которого усилена устойчивость к AWGN. Затем, демультиплексор 25 подат два или более кодовых разрядов кода LDPC, полученного посредством процесса замены, в качестве символа в секцию 26 отображения. Секция 26 отображения отображает символ из демультиплексора 25 в сигнальные точки, определнные способом модуляции ортогональной модуляции (многозначной модуляции), осуществляемой секцией 27 ортогональной модуляции. В частности, секция 26 отображения отображает код LDPC из демультиплексора 25 в сигнальную точку, определнную системой модуляции, на плоскости IQ (созвездие IQ), определнной осью I, представляющей синфазную составляющую I, которая находится в фазе с несущей, и осью Q, представляющей квадратурную составляющую Q, которая ортогональна несущему колебанию. Здесь, в качестве способа модуляции ортогональной модуляции, осуществляемого секцией 27 ортогональной модуляции, доступны способы модуляции, включающие в себя, например, способ модуляции,определнный стандартами DVB-T, т.е., например, QPSK (квадратурная фазовая манипуляция), 16QAM(квадратурная амплитудная модуляция), 64QAM, 256QAM, 1024QAM, 4096QAM и т.д. Какой способ модуляции следует использовать для ортогональной модуляции, подлежащей осуществлению секцией 27 ортогональной модуляции, устанавливается заранее, например, в соответствии с эксплуатацией передающего устройства 11 оператором. Следует отметить, что секция 27 ортогональной модуляции может осуществлять некоторую иную ортогональную модуляцию, такую, например, как 4 РАМ (импульсная амплитудная модуляция). Символ, отображнный в сигнальную точку секцией 26 отображения, податся в секцию 27 ортогональной модуляции. Секция 27 ортогональной модуляции осуществляет ортогональную модуляцию несущей в соответствии с сигнальной точкой (символом, отображнным в сигнальную точку) из секции 26 отображения и передат модулированный сигнал, полученный путм ортогональной модуляции по тракту связи 13 (фиг. 7). Теперь, фиг. 9 иллюстрирует матрицу Н проверки на чтность, используемую при кодированииLDPC секцией 21 кодирования LDPC по фиг. 8. Матрица Н проверки на чтность имеет структуру порождающей матрицы низкой плотности(LDGM) и может быть представлена выражением Н=[НАHT] из информационной матрицы НА части, соответствующей информационным разрядам, и матрицы HT чтности, соответствующей разрядам чтности, из числа кодовых разрядов кода LDPC (матрица, в которой элементы информационной матрицы НА являются элементами с левой стороны, а элементы матрицы HT чтности являются элементами с правой стороны). Здесь, число разрядов информационных битов и число разрядов битов чтности из числа кодовых разрядов одного кода LDPC (одного кодового слова) называются длиной K информации и длиной М чтности, а число разрядов кодовых разрядов одного кода LDPC называется длиной кода N (=K+М). Длина K информации и длина М чтности, связанные с кодом LDPC некоторой длины N кода, зависят от скорости кодирования. При этом матрица Н проверки на чтность является матрицей, у которой количество строкстолбцов составляет МN. Затем, информационная матрица HA является матрицей размером МN, а матрица HT чтности является размером матрицей ММ. Фиг. 10 иллюстрирует матрицу HT чтности матрицы Н проверки на чтность для кода LDPC, предписанного в стандарте DVB-S.2 (и DVB-T.2). Матрица HT чтности матрицы Н проверки на чтность для кода LDPC, предписанного в стандартеDVB-S.2, имеет лестничную структуру, в которой элементы со значением 1 размещены наподобие лестницы, как видно на фиг. 10. Вес строки этой матрицы HT чтности равен 1 в отношении первой строки,но равен 2 в отношении всех остальных строк. При этом вес столбца равен 1 в отношении последнего столбца, но равен 2 в отношении всех остальных столбцов. Как описано выше, код LDPC матрицы Н проверки на чтность, в которой матрица HT имеет лестничную структуру, может быть получен сразу с помощью матрицы Н проверки на чтность. В частности, код LDPC (одно кодовое слово) представлен вектором с строки, а вектор столбца, полученный транспонированием вектора строки, представлен посредством cT. Далее, часть информационных разрядов из вектора с строки, который является кодом LDPC, представлена вектором А строки, а часть разрядов чтности представлена вектором Т строки. Здесь, в данном случае, вектор с строки может быть представлен выражением с=[АТ] из вектора А строки в качестве информационных разрядов и вектора Т строки в качестве разрядов чтности (вектор строки, в котором элементы вектора А строки являются элементами с левой стороны, а элементы вектора Т строки являются элементами с правой стороны). Для матрицы Н проверки на чтность и вектора с=[АТ] строки в качестве кода LDPC необходимо удовлетворять выражению HcT=0, где матрица HT чтности матрицы Н=[НАHT] проверки на чтность имеет такую лестничную структуру, как показанная на фиг. 10, вектор Т строки в качестве разрядов чтности, который образует вектор с=[АТ] строки, который удовлетворяет выражению HcT=0, может быть найден последовательно путм установки на нуль одного за другим элементов в строке, начиная с элементов в первой строке вектора HcT столбца в выражении HcT=0. Фиг. 11 иллюстрирует матрицу Н проверки на чтность кода LDPC и веса столбцов, определнных в стандарте DVB-S.2 (и DVB-T.2). В частности, часть А по фиг. 11 иллюстрирует матрицу Н проверки на чтность для кода LDPC, определнного в стандарте DVB-S.2. В отношении KX столбцов из первого столбца матрицы Н проверки на чтность вес столбца равенX; в отношении следующих K3 столбцов вес столбца равен 3; в отношении следующих М-1 строк вес столбца равен 2; а в отношении последнего одного столбца вес столбца равен 1. Здесь, KX + K3 + M-1 + 1 равно длине N кода. В стандарте DVB-S.2 число KX, K3 и М столбцов (длина чтности), а также вес столбцов предписаны таким образом, как видно в части В по фиг. 11. В частности, часть В по фиг. 11 иллюстрирует числа KX, K3 и М столбцов, а также вес X столбцов,связанные с различными скоростями кодирования кодов LDPC, предписанных в стандарте DVB-S.2. В стандарте DVB-S.2 предписаны коды LDPC длины N кода, равной 64.800 битов и 16.200 битов. И, как видно в части В по фиг. 11, для кода LDPC, длина N кода которого равна 64.800 битов, предписаны 11 скоростей кодирования (номинальных скоростей) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9 и 9/10, а для кода LDPC, длина N кода которого равна 16.200 битов, предписаны 10 скоростей кодирования 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6 и 8/9. В отношении кодов LDPC известно, что кодовые разряды, соответствующие столбцу матрицы Н проверки на чтность, который имеет более высокий вес столбца, проявляют меньшую частоту появления ошибок. Матрица Н проверки на чтность, предписанная в стандарте DVB-S.2 и проиллюстрированная на фиг. 11, имеет такую тенденцию, что столбец ближе к головной стороне (левой стороне) имеет более высокий вес столбца. Соответственно, код LDPC, соответствующий этой матрице Н проверки на чтность, имеет такую тенденцию, что кодовый разряд ближе к началу является более высоким по устойчивости к ошибке (имеет более высокую устойчивость к ошибке), а кодовый разряд ближе к хвосту является более низким по устойчивости к ошибке. Фиг. 12 иллюстрирует размещение 16 символов (сигнальных точек, соответствующих 16 символам) на плоскости IQ, когда секцией 27 ортогональной модуляции по фиг. 8 осуществляется 16QAM. В частности, часть А по фиг. 12 иллюстрирует символы 16QAM. В 16QAM один символ представляет 4 бита, и существует 16 (=24) символов. Затем, эти 16 символов расположены так, что они образуют квадратную форму из 44 символа в направлении Iнаправлении Q с центром в начале координат плоскости IQ. Теперь, если (i+1)-й бит из старшего значащего разряда в последовательности двоичных разрядов,представленной одним символом, представляется как yi, тогда 4 бита, представленных одним символом 16QAM, можно представить как биты у 0, y1, y2 и y3 в порядке, начиная с самого значимого бита. Если способом модуляции является 16QAM, то 4 кодовых разряда кода LDPC устанавливаются (отображаются в символической форме) в качестве символа (значения символа) из 4 битов y0-у 3. Часть В по фиг. 12 указывает разрядные границы, относящиеся к этим 4 битам (здесь и далее, бит называется также символьным разрядом) у 0-у 3, представленным символом 16QAM. Здесь, разрядная граница, связанная с символьным разрядом yi, (i=0, 1, 2, 3 на фиг. 12) удовлетворяет границе между символом, бит yi которого равен 0, и другим символом, бит yi которого равен 1. Как видно из части В по фиг. 12, что касается самого значимого символьного разряда у 0 из числа 4 символьных разрядов у 0-у 3, представленных символом в 16QAM, только одно местоположение по оси Q на плоскости IQ составляет символьную границу, а что касается второго символьного разряда y1 (второй из самого значимого бита), только одно местоположение по оси I на плоскости IQ составляет символьную границу. Далее, что касается третьего символьного разряда y2, то каждое из двух местоположений между первым и вторым столбцами и между третьим и четвртым столбцами слева из 44 символов составляет границу. Далее, что касается четвртого символьного разряда у 3, то каждое из двух местоположений между первой и второй строками и между третьей и четвртой строками из 44 символов составляет границу. Символьный разряд y1, представленный символом, менее способен стать ошибочным и становится ниже по вероятности ошибки по мере того, как возрастает число символов, разнеснных от границы, но более способен стать ошибочным и становится выше по вероятности ошибок по мере того, как возрастает число символов, расположенных ближе к разрядной границе. Если бит, который менее способен стать ошибочным (нечувствителен к ошибке), называется "сильным битом", в бит, который более способен стать ошибочным (менее нечувствителен к ошибке), называется "слабым битом", то относительно 4 символьных разрядов у 0-у 3, представленных символами в 16QAM, самый значимый символьный разряд y0 и второй символьный разряд y1 являются сильными битами, а третий символьный разряд y2 и четвртый символьный разряд y3 являются слабыми битами. Фиг. 13-15 иллюстрируют размещения 64 символов (сигнальных точек, соответствующих 64 символам) на плоскости IQ, когда секцией 27 ортогональной модуляции по фиг. 8 осуществляется 64QAM.- 26021966 В 64QAM один символ представляет 6 битов и существует 64 (=26) символов. Далее, эти 64 символа размещены так, что они составляют квадрат из 88 символов в направлении Iнаправлении Q с центром в начале координат плоскости IQ. Символьные разряды, представленные одним символом в 64QAM, могут быть представлены как биты у 0, y1, y2, y3, y4 и y5 в порядке, начиная с самого значимого бита. Когда способом модуляции является 64QAM, 6 кодовых разрядов кода LDPC устанавливаются (отображаются в символьной форме) в качестве символа (значения символа) из 6 битов y0-y5. Здесь, фиг. 13 указывает разрядные границы, относящиеся к самому значимому символьному разряду y0 и второму символьному разряду y1 из числа символьных разрядов y0-y5 символов в 64QAM; фиг. 14 указывает разрядные границы, относящиеся к третьему символьному разряду y2 и четвртому символьному разряду y3; а фиг. 15 указывает разрядные границы, относящиеся к пятому символьному разряду y4 и шестому символьному разряду y5. Как видно на фиг. 13, число разрядных границ в отношении каждого из самого значимого символьного разряда у 0 и второго символьного разряда y1 равно одному. При этом, как видно из фиг. 14, число разрядных границ в отношении каждого из третьего символьного разряда y2 и четвртого символьного разряда y3 равно двум; и как видно из фиг. 15, число разрядных границ в отношении каждого из пятого символьного разряда y4 и шестого символьного разряда y5 равно четырм. Соответственно, среди символьных разрядов y0-y5 символов в 64QAM самый значимый символьный разряд y0 и второй символьный разряд y1 являются самыми сильными битами, а третий символьный разряд y2 и четвртый символьный разряд y3 являются вторыми сильными разрядами. Затем, пятый символьный разряд y4 и шестой символьный разряд у 5 являются самыми слабыми битами. Из фиг. 12 и далее из фиг. 13-15 можно видеть, что в отношении символьных разрядов символов ортогональной модуляции имеется такая тенденция, что бит высокого порядка является сильным битом,а бит низкого порядка является слабым битом. Здесь, как описано выше со ссылкой на фиг. 11, код LDPC, выводимый из секции 21 кодированияLDPC (фиг. 8), включает в себя кодовые разряды, которые нечувствительны к ошибкам, и кодовые разряды, которые в меньшей степени нечувствительны к ошибкам. При этом, как описано выше со ссылкой на фиг. 12-15, символьные разряды символов ортогональной модуляции, осуществляемой секцией 27 ортогональной модуляции, включают в себя сильные биты и слабые биты. Соответственно, если кодовому разряду кода LDPC, который имеет низкую устойчивость к ошибке,назначен слабый символьный разряд символа ортогональной модуляции, то устойчивость к ошибке в целом падает. Поэтому предложен перемежитель, который перемежает кодовые разряды кода LDPC так, что кодовые разряды кода LDPC, которые имеют низкую устойчивость к ошибке, назначаются сильным битам(символьным разрядам) символа ортогональной модуляции. Демультиплексор 25 по фиг. 8 осуществляет обработку перемежителя. Фиг. 16 представляет собой вид, иллюстрирующий обработку демультиплексора 25 по фиг. 8. В частности, часть А по фиг. 16 показывает пример функционального выполнения демультиплексора 25. Демультиплексор 25 включает в себя память 31 и секцию 32 замены. В память 31 податся код LDPC из секции 21 кодирования LDPC. Память 31 имеет мкость хранения для хранения mb битов в (горизонтальном) направлении строки и для хранения N/(mb) битов в (вертикальном) направлении столбца. Память 31 записывает подаваемые в не кодовые разряды кода LDPC в направлении столбца и считывает кодовые разряды в направлении строки, а затем подат считанные кодовые разряды в секцию 32 замены. Здесь, N (=длина K информации+длина М чтности) представляет длину кода для кода LDPC, как описано выше. Помимо этого, m представляет число битов в кодовых разрядах кода LDPC, приходящихся на один символ, a b является заранее заданным положительным целым числом и представляет собой множитель для использования при перемножении m на это целое число. Демультиплексор 25 преобразует (отображает в символической форме) кодовые разряды кода LDPC в символы, как описано выше, и множитель b представляет число символов, полученных в некотором смысле за счт однократного отображения в символической форме демультиплексором 25. Часть А на фиг. 16 показывает пример выполнения демультиплексора 25, когда системой модуляции является 64QAM и, соответственно, число m битов в кодовых разрядах кода LDPC на один символ равно 6 битов. Далее, в части А по фиг. 16 множитель m равен 1 и, соответственно, память 31 имеет мкость хранения в N/(61)(61) битов в направлении столбцанаправлении строки. Здесь область хранения в памяти 31, которая проходит в направлении столбца и включает в себя один бит в направлении строки, называется далее соответственно столбцом. В части А по фиг. 16 память 31 включает в себя шесть (=61) столбцов. Демультиплексор 25 осуществляет запись кодовых разрядов кода LDPC в направлении вниз с верха столбца, который образует память 31 (в направлении столбца), начиная с левого столбца к столбцу на правой стороне. Затем, если запись кодовых разрядов заканчивается в самом нижнем разряде самого правого столбца, кодовые разряды считываются и выводятся в секцию 32 замены в блоке из 6 битов (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые образуют память 31. Секция 32 замены осуществляет процесс замены по замене позиции кодовых разрядов 6 битов из памяти 31 и выводит 6 битов, полученных заменой, в качестве 6 символьных разрядов у 0, у 1, у 2, у 3, у 4 иy5, представляющих один символ 64QAM. В частности, когда mb кодовых разрядов (здесь 6 битов) считываются в направлении строки из памяти 31, если i-й бит (i=0, 1, , mb-1) из самого значащего разряда из числа mb кодовых разрядов, считанных их памяти 31, представляется битом bi, тогда 6 кодовых разрядов, считанных в направлении строки из памяти 31, могут быть представлены как биты b0, b1, b2, b3, b4 и b5 в порядке, начиная с самого значащего разряда. Соотношение веса столбца, описанное выше со ссылкой на фиг. 11, приводит к тому, что кодовый разряд, расположенный в направлении бита b0, является кодовым разрядом с высокой устойчивостью к ошибке, тогда как кодовый разряд в направлении бита b5 является кодовым разрядом с низкой устойчивостью к ошибке. Секция 32 замены осуществляет процесс замены по замене позиции 6 кодовых разрядов b0-b5 из памяти 31, так что кодовый разряд, который имеет низкую устойчивость к ошибке среди этих 6 кодовых разрядов b0-b5 из памяти 31, может быть назначен биту, который имеет высокую устойчивость среди символьных разрядов y0-y5 одного символа 64QAM. Здесь, для способа замены по замене 6 кодовых разрядов b0-b5 из памяти 31 так, чтобы им были назначены 6 символьных разрядов y0-y5, представляющих один символ 64QAM, предложены различные системы. Часть В на фиг. 16 иллюстрирует первый способ замены; часть С на фиг. 16 иллюстрирует второй способ замены; а часть D на фиг. 16 иллюстрирует третий способ замены. В частях с В по фиг. 16 до D по фиг. 16 (аналогично также на фиг. 17, описанной далее), линейный сегмент, соединяющий между собой биты bi и yj, означает, что кодовый разряд bi назначен символьному разряду yj символа (заменн в позицию символьного разряда yj). В качестве первого способа замены предложено принять один из трх видов способов замены в части В по фиг. 16, а в качестве второго способа замены предложено принять один из двух видов способов замены в части С по фиг. 16. В качестве третьего способа замены предложено выбрать и использовать шесть видов способов замены в части D по фиг. 16. Фиг. 17 иллюстрирует пример выполнения демультиплексора 25 в случае, когда способом модуляции является 64QAM (соответственно, число m битов в кодовых разрядах кода LDPC, отображнных в один символ, равно 6 аналогично тому, как это имеет место на фиг. 16), а множитель b равен 2, а также иллюстрирует четвртый способ замены. Когда множитель b равен 2, память 31 имеет мкость хранения N/(62)(62) в направлении столбцанаправлении строки и включает в себя 12 (=62) столбцов. Часть А на фиг. 17 иллюстрирует порядок записи кода LDPC в память 31. Демультиплексор 25 осуществляет запись кодовых разрядов кода LDPC в направлении вниз от верха столбца, который образует память 31 (в направлении столбца), начиная с левого столбца к столбцу на правой стороне, как описано здесь выше со ссылкой на фиг. 16. Затем, если запись кодовых разрядов заканчивается в самом нижнем разряде самого правого столбца, кодовые разряды считываются и выводятся в секцию 32 замены в блоке из 12 битов (mb битов) в направлении строки, начиная с первой строки всех столбцов, которые образуют память 31. Секция 32 замены осуществляет процесс замены по замене позиции кодовых разрядов 12 битов из памяти 31 в соответствии с четвртым способом замены и выводит 12 битов, полученных заменой, в качестве 12 символьных разрядов, представляющих два символа 64QAM, в частности, в качестве 6 символьных разрядов у 0, у 1, у 2, у 3, у 4 и y5, представляющих один символ 64QAM, и 6 символьных разрядов у 0, у 1, у 2, у 3, y4 и у 5, представляющих следующий один символ. Здесь, часть В на фиг. 17 иллюстрирует четвртый способ замены для процесса замены секцией 32 замены в части А по фиг. 17. Следует отметить, что когда множитель b равен 2 (аналогично также, и когда множитель b равен 3 или выше), в процессе замены mb кодовых разрядов назначаются mb символьным разрядам из b следующих друг за другом символов. В нижеследующем описании, в том числе в описании, данном со ссылкой на фиг. 17, (i+1)-й бит из самого значимого кодового разряда среди mb символьных разрядов в b следующих друг за другом символов представляется в качестве бита (символьного разряда) yi для удобства описания. Кроме того, какой способ замены является оптимальным, т.е. какой способ замены обеспечивает улучшенную частоту появления ошибок в тракте связи AWGN, различается в зависимости от скорости кодирования, длины кода и способа модуляции кода LDPC и т.д. Теперь со ссылкой на фиг. 18-20 описывается перемежение чтности перемежителем 23 чтности по фиг. 8. Фиг. 18 показывает граф (часть графа) Таннера для матрицы проверки на чтность кода LDPC. Если множество узлов переменной (кодовых разрядов,соответствующих им), соединнных с узлом проверки, такие как два узла переменной, страдают от ошибки, такой как стирание, в одно и то же время,как показано на фиг. 18, то узел проверки возвращает сообщение равной вероятности, представляющее,что вероятность того, что значение может быть 0, и вероятность того, что значение может быть 1, равны друг другу для всех узлов переменной, соединнных с этим узлом проверки. Поэтому, если множество узлов переменной, соединнных с одним и тем же узлом проверки, поместить в состояние стирания или тому подобное в одно и то же время, качество декодирования ухудшается. В данном случае, код LDPC, выводимый из секции 21 кодирования LDPC по фиг. 8 и предписанный в стандарте DVB-S.2, является нерегулярным повторяющимся накапливаемым (IRA) кодом, и матрицаHT чтности в матрице Н проверки на чтность имеет лестничную структуру, как показано на фиг. 10. Фиг. 19 иллюстрирует матрицу HT чтности с лестничной структурой и граф Таннера, соответствующий этой матрице HT чтности. В частности, часть А по фиг. 19 иллюстрирует матрицу НТ чтности с лестничной структурой, а часть В по фиг. 19 показывает граф Таннера, соответствующий матрице HT чтности из части А по фиг. 19. Когда матрица HT чтности имеет лестничную структуру, в графе Таннера этой матрицы HT чтности те узлы переменной кода LDPC, которые соответствуют столбцу элемента в матрице HT чтности,имеющему значение 1 и сообщение которого находится с помощью смежных кодовых разрядов (битов чтности), соединены с одним и тем же узлом проверки. Соответственно, если описанные выше смежные биты чтности помещены в ошибочное состояние за счт пакетных ошибок, стирания или тому подобного, то, поскольку узел проверки соединн со множеством узлов переменной, соответствующих множеству битов чтности, которые стали ошибочными(узлы переменной, сообщения которых подлежат нахождению с помощью битов чтности), возвращает сообщение равной вероятности, извещающее о том, что вероятность того, что значение может быть равно 0, и вероятность того, что значение может быть равно 1, могут быть равны друг другу, в узлы переменной, соединнные с этим узлом проверки, качество декодирования ухудшается. Тогда, если длина пакета (число битов, которые стали ошибочными из-за пакетной ошибки) велика, качество декодирования ухудшается ещ более. Поэтому, чтобы предотвратить ухудшение качества описанного выше декодирования, перемежитель 23 чтности (фиг. 8) осуществляет перемежение для перемежения битов чтности кода LDPC из секции 21 кодирования LDPC в позиции других битов чтности. Фиг. 20 иллюстрирует матрицу HT чтности в матрице Н проверки на чтность, соответствующей коду LDPC, после перемежения чтности, осуществлнной перемежителем 23 чтности по фиг. 8. Здесь, информационная матрицы НА в матрице Н проверки на чтность, соответствующей кодуLDPC, предписанному в стандарте DVB-S.2 и выводимому из секции 21 кодирования LDPC, имеет циклическую структуру. Эта циклическая структура означает структуру, в которой некоторый столбец совпадает с другим столбцом в циклически сдвинутом состоянии (повороте) и включает в себя, например, структуру, в которой для каждых Р столбцов позиции значения 1 в строках этих Р столбцов совпадают с позициями, в которых первый из Р столбцов циклически сдвинут в направлении столбца на значение, которое увеличивается пропорционально значению q, полученному делением длины М чтности. В дальнейшем, число Р столбцов в циклической структуре называется здесь соответственно блочным числом столбцов. В качестве кода LDPC, предписанного в стандарте DVB-S.2 и выводимого из секции 21 кодирования LDPC, доступны два кода LDPC, включающие в себя коды с длиной N кода, равной 64.800 и 16.200 битов, как описано здесь выше со ссылкой на фиг. 11. Теперь, если из двух разных кодов LDPC, длина N кода которых равна 64.800 и 16.200 битов, обратить внимание на код LDPC, длина N кода которого равна 64.800 битов, то доступны одиннадцать различных скоростей кодирования этого кода LDPC, длина N кода которого составляет 64.800 битов, как описано выше со ссылкой на фиг. 11. В отношении кодов LDPC, длина N кода которых равна 64.800 битов и которые имеют одиннадцать различных скоростей кодирования, в стандарте DVB-S.2 предписано, что число Р столбцов циклической структуры должно быть 360, что является одним из делителей длины М чтности, помимо 1 и М. Далее, в отношении кодов LDPC, длина N кода которых равна 64.800 битов и которые имеют одиннадцать различных скоростей кодирования, длина М чтности имеет значение иное, нежели простые числа, и представляется выражением M=qp=q360, использующее значение q, которое различно в зави- 29